测试电路、选择器和半导体集成电路制造技术

本发明专利技术涉及的测试电路是进行输出与同一节点连接的第一三态元件和第二三态元件的测试的测试电路，具有测试输出端子和测试单元，该测试单元根据上述节点的电压与阈值的大小，向上述测试输出端子输出第一逻辑值或第二逻辑值，在上述第一三态元件要向上述节点输出高电平的信号，并且上述第二三态元件要向上述节点输出低电平的信号的情况下，上述测试单元将上述节点上出现的中间电位转换为第一逻辑值，向上述测试输出端子输出上述第一逻辑值。

【技术实现步骤摘要】

本专利技术涉及测试电路、选择器和半导体集成电路，特别是涉及进行输出与同一节点连接的多个三态元件的测试的测试电路和包含测试电路的选择器。
技术介绍
近年来，半导体集成电路逐步高集成化和高速化，随之强烈要求既满足在结构要素即各个要素电路中也能够容易检测故障，又实现高速工作。作为基本的要素电路例举有选择器，但作为高速工作的选择器，已知以前使用了三态元件。但是，同时也知道在使用了三态元件的选择器中很难进行故障检测。作为使用了三态元件的选择器的故障检测困难的故障考虑了如下情况构成的三态元件中的至少一个三态元件的控制信号发生故障，而产生该三态元件的输出总是成为高阻抗状态的故障的情况(即，发生无选择状态的情况)；以及输出成为始终不是高阻抗的状态的情况(即，发生多路选择的情况)的故障。为了解决该问题，作为现有的解决方法，已知有专利文献1中记载的方法。根据专利文献1中记载的方法，通过在由三态元件构成的选择器的输出部分具有仅在扫描测试时上拉或下拉输出部分的功能，将正常工作时的选择器的速度恶化抑制到最小限度，并且即使控制信号发生故障成为无选择状态，也将输出固定为逻辑“1”或“0”，因此就成为能够正确地进行故障检测的结构。以下，使用附图，对使用了现有的三态元件的选择器进行说明。图1是示出上述的专利文献1示出的现有的选择器的结构的图。图1所示的选择器1000具有三态元件1001和1002、晶体管1003。三态元件1001在数据选择端子1021是有源时，向数据输出端子1040输出数据输入端子1011的逻辑值。此外，在数据选择端子1021是无源时，三态元件1001的输出成为高阻抗状态。同样地，三态元件1002在数据选择端子1022是有源时，输出数据输入端子1012的逻辑值。此外，在数据选择端子1022是无源时，三态元件1002的输出成为高阻抗状态。晶体管1003是NMOSFET具有在扫描模式信号端子1031是有源时下拉数据输出端子1040的功能。以驱动能力比三态元件1001和1002充分弱的驱动能力形成晶体管1003。通过采取这样的结构，在数据选择端子1021和1022中的至少一方发生故障，三态元件1001和1002共同变为高阻抗的情况下，在扫描测试时，扫描模式信号端子1031变为有源，晶体管1003下拉数据输出端子，数据输出端子1040输出逻辑值“0”。这样，即使在数据选择端子1021和1022中的至少一方发生了故障的情况下，也能利用扫描测试判断为故障。此外，由于在正常工作时扫描模式信号端子1031成为无源，因此，成为能够将对工作速度的坏影响抑制到最小限度的结构。专利文献1(日本)特开平11-52019号公报但是，专利文献1中记载的选择器能够检测全部的三态元件的输出成为高阻抗、数据输出端子成为高阻抗的故障，但不能检测多个三态元件成为有源而发生数据冲突的故障。
技术实现思路
因此，本专利技术的目的在于提供一种能够检测多个三态元件成为有源而发生数据冲突的故障的测试电路、选择器或半导体集成电路。为了达到上述目的，本专利技术涉及的测试电路进行输出与同一节点连接的第一三态元件和第二三态元件的测试，具有测试输出端子和测试单元，该测试单元根据上述节点的电压与阈值的大小，向上述测试输出端子输出第一逻辑值或第二逻辑值；在上述第一三态元件要向上述节点输出高电平的信号，并且上述第二三态元件要向上述节点输出低电平的信号的情况下，上述测试单元将上述节点上出现的中间电位转换为第一逻辑值，向上述测试输出端子输出上述第一逻辑值。根据该结构，在因为故障而多个三态元件的输出冲突，输出了中间电位的情况下，输出第一逻辑值。这样，就能够根据与不同于第一逻辑值的逻辑值成为期待值的输入图形对应的测试电路的输出，检测多个三态元件成为有源、发生数据冲突的故障。此外，本专利技术涉及的选择器是具有检测故障的测试模式的选择器，具有数据输出端子；测试输出端子；输出与上述数据输出端子连接的第一三态元件；输出与上述数据输出端子连接的第二三态元件；及测试单元，在测试模式时，根据上述数据输出端子的电压和阈值的大小，向上述测试输出端子输出第一逻辑值或第二逻辑值；在测试模式时，在上述第一三态元件要向上述数据输出端子输出高电平的信号，并且上述第二三态元件要向上述数据输出端子输出低电平的信号的情况下，上述测试单元将上述数据输出端子上出现的中间电位转换为第一逻辑值，向上述测试输出端子输出上述第一逻辑值。根据该结构，在因为故障而第一三态元件输出高电平，第二三态元件输出低电平，数据输出端子成为中间电位的情况下，选择器向测试输出端子输出第一逻辑值。这样，就能够根据与不同于第一逻辑值的逻辑值成为期待值的输入图形对应的、输出到输出端子的逻辑值，检测多个三态元件成为有源、发生数据冲突的故障。此外，上述测试单元也可以具有半导体开关和变换器，所述半导体开关的一端与上述数据输出端子连接，在测试模式时导通，在测试模式以外时关断，所述变换器的输入与上述半导体开关的另一端连接，输出与上述测试输出端子连接。根据该结构，由于在正常工作时(测试模式以外时)半导体开关(例如，NMOSFET)关断，因此能够降低对于数据输出端子的负载电容的增加。即，能够抑制选择器的工作速度的降低。此外，上述第一逻辑值是逻辑值“1”，上述变换器具有第一p型晶体管，在栅极上连接上述半导体开关的另一端，在漏极上连接上述测试输出端子，在源极上连接电源；第一n型晶体管，在栅极上连接上述半导体开关的另一端，在漏极上连接上述测试输出端子，源极接地，上述第一p型晶体管的驱动能力高于上述第一n型晶体管的驱动能力。根据该结构，变换器的开关电位高于VDD/2(在此，VDD是电源电压)。这样，就在因为故障而第一三态元件输出高电平，第二三态元件输出低电平，数据输出端子变为中间电位的情况下，能够输出逻辑值“1”。此外，上述第一三态元件和上述第二三态元件具有向上述数据输出端子供给高电平的电压的第二p型晶体管；向上述数据输出端子供给低电平的电压的第二n型晶体管，上述第二n型晶体管的驱动能力高于上述第二p型晶体管的驱动能力。根据该结构，在第一三态元件输出高电平，第二三态元件输出低电平时的数据输出端子的电位低于VDD/2。这样，即使不使变换器的开关电位比VDD/2高必要以上，也能够在故障时(第一三态元件输出高电平，第二三态元件输出低电平的情况)稳定地输出逻辑值“1”。此外，能够扩宽设计的幅度。此外，也可以上述第一逻辑值是逻辑值“0”，上述变换器具有第一p型晶体管，在栅极上连接上述半导体开关的另一端，在漏极上连接上述测试输出端子，在源极上连接电源；第一n型晶体管，在栅极上连接上述半导体开关的另一端，在漏极上连接上述测试输出端子，源极接地，上述第一n型晶体管的驱动能力高于上述第一p型晶体管的驱动能力。根据该结构，变换器的开关电位低于VDD/2(在此，VDD是电源电压)。这样，就在因为故障而第一三态元件输出高电平，第二三态元件输出低电平，数据输出端子变为中间电位的情况下，能够输出逻辑值“0”。此外，也可以上述第一三态元件和上述第二三态元件具有向上述数据输出端子供给高电平的电压的第二p型晶体管；及向上述数据输出端子供给低电平的电压的第二n型晶体管，上述第二p型晶体管的驱动能力高于上述第二n型晶体管的本文档来自技高网...

【技术保护点】
一种测试电路，进行输出与同一节点连接的第一三态元件和第二三态元件的测试，其特征在于，具有：　　　　测试输出端子；　　　　测试单元，根据上述节点的电压与阈值的大小，向上述测试输出端子输出第一逻辑值或第二逻辑值，　　　　在上述第一三态元件要向上述节点输出高电平的信号，并且上述第二三态元件要向上述节点输出低电平的信号的情况下，上述测试单元将上述节点上出现的中间电位转换为第一逻辑值，向上述测试输出端子输出上述第一逻辑值。

【技术特征摘要】
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【专利技术属性】
技术研发人员：井上源一郎，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]