具有数据旁路路径以允许快速测试和校准的存储器装置和方法制造方法及图纸

一种同步动态随机存取存储器（“ＳＤＲＡＭ”）装置包含将来自数据总线的数据耦合到ＤＲＡＭ阵列的管线写入数据路径，和将来自所述阵列的读取数据耦合到所述数据总线的管线读取数据路径。所述ＳＤＲＡＭ装置还包含旁路路径，其允许所述写入数据路径中的写入数据直接耦合到所述读取数据路径，而不首先存储在所述ＤＲＡＭ阵列中。优选地通过向所述ＤＲＡＭ装置发布写入命令而经由所述写入数据路径耦合所述写入数据，且优选地通过向所述ＤＲＡＭ装置发布读取命令而经由所述读取数据路径耦合所述读取数据。禁止所述存储器阵列响应这些命令，使得所述写入数据不存储在所述阵列中，且来自所述阵列的读取数据不耦合到所述读取数据路径。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体上涉及存储器装置的测试和/或校准，且更明确地说，涉及一种允许以不 需要涉及装置中的存储器单元的方式测试和/或校准存储器装置的写入和读取数据路径 的方法和设备。
技术介绍
在存储器装置(例如，动态随机存取存储器("DRAM")装置)的制造期间，有必 要测试存储器装置以确保其适当操作。图1展示存储器装置的典型数据路径10，其包含 耦合在数据总线端子16与阵列接口逻辑20之间的写入数据路径12和读取数据路径14。 阵列接U1逻辑20又耦合到存储器单元阵列22。实践中，大量数据总线端子16包含在存 储器装置10中，且这些数据总线端子的每一者耦合到各自写入数据路径12和读取数据 路径14。然而，为了清楚起见，图1中仅展示耦合到一个数据总线端子16的写入数据 路径12和读取数据路径14。写入数据路径12包含接收器30，其将施加到端子16的写入数据耦合到写入数据俘 获电路34。响应于写入选通("WS")信号，从接收器30输出的写入数据的每一位被俘 获或存储在写入数据俘获电路34中。WS信号通常从外部源(例如，存储器控制器)(图 1未图示)耦合到存储器装置10。所俘获的写入数据的每本文档来自技高网...

【技术保护点】
一种将数据耦合到存储器装置并从存储器装置耦合数据的方法，所述存储器装置具有写入数据路径、读取数据路径以及耦合到所述读取数据路径和所述写入数据路径的存储器阵列，所述方法包括：将数据施加到所述写入数据路径；允许所述数据通过所述写入数据路径朝向所述存储器阵列耦合；将所述数据从所述写入数据路径耦合到所述读取数据路径，而不首先允许将所述数据存储在所述存储器阵列中；以及允许所述数据通过所述读取数据路径而耦合离开所述存储器阵列。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：詹姆斯B约翰逊，特洛伊A曼宁，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：US[美国]