一种三维沟槽型铁电存储器及其制备方法技术

一种三维沟槽型铁电存储器及其制备方法，包括基底(1)和设置在基底(1)上的导电层(2)；导电层(2)上设置的层叠结构包括多层水平且交叠排布的隔离层(3)和控制栅电极(4)；多个沟槽型存储单元串(5)竖直贯穿层叠结构，其包括：竖直贯穿层叠结构且槽底嵌入导电层(2)中的沟槽孔(11)；沟槽孔(11)的侧壁和槽底依次铺设有缓冲层(6)、铁电薄膜层(7)、沟道层(8)和填充层(9)；控制栅电极(4)、缓冲层(6)、铁电薄膜层(7)、沟道层(8)组成多个相互串联的铁电场效应晶体管。本发明专利技术的铁电存储器能获得更为紧凑的布线，有利于实现更高密度集成；制备时依次沉积所需材料即可，无需刻蚀，保证铁电存储器的可靠性。

【技术实现步骤摘要】
一种三维沟槽型铁电存储器及其制备方法
本专利技术涉及存储器
，特别涉及一种三维沟槽型铁电存储器及其制备方法。
技术介绍
晶体管型铁电存储器——铁电场效应晶体管(FeFET)是用铁电薄膜材料替代场效应晶体管(MOSFET)中的栅介质层，通过改变铁电薄膜材料的极化方向来控制沟道电流的导通和截止，从而实现信息的存储。FeFET存储器具有非易失性、低功耗、读写速度快等优点，且单元结构简单，理论存储密度大。因而，FeFET存储器被认为是最有潜力的新型存储器之一。但是，长期以来FeFET存储器的实际存储密度与理论值有较大差异，这也限制了FeFET存储器的发展。三维集成技术是实现高密度FeFET存储器的重要途径。但能够同时保证高密度集成、低成本制作和高可靠性的三维集成技术还有待突破。
技术实现思路
(一)专利技术目的本专利技术的目的是提供一种三维沟槽型铁电存储器及其制备方法，以进一步提高铁电存储器的存储密度和可靠性，降低生产成本。(二)技术方案为解决上述问题，根据本专利技术的一个方面,本专利技术提供了一种三维沟槽型铁电存储器，包括：基底；以及设置在基底上的导电层；导电层上设置有层叠结构，层叠结构包括多层水平排布的隔离层和控制栅电极，且相邻两个隔离层之间都设有控制栅电极；多个沟槽型存储单元串竖直贯穿层叠结构，且沟槽型存储单元串的槽底嵌入导电层中；沟槽型存储单元串包括：竖直贯穿层叠结构的沟槽孔，沟槽孔的槽底嵌入导电层中；沟槽孔的侧壁和槽底依次铺设有缓冲层、铁电薄膜层、沟道层和填充层；控制栅电极与缓冲层、铁电薄膜层、沟道层共同组成多个相互串联的铁电场效应晶体管。进一步的，缓冲层、铁电薄膜层和沟道层的长度小于或等于侧壁和槽底的长度。进一步的，每个沟槽孔的横截面的形状为矩形、梯形或者“V”型。进一步的，基底为半导体衬底，包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)；导电层为金属电极或者重掺杂的半导体材料。进一步的，缓冲层为氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化镧(La2O3)、氮氧硅铪(HfSiON)、氧化锗(GeO2)中的一种或多种。进一步的，铁电薄膜层为氧化铪(HfO2)、氧化锆(ZrO2)、掺杂其他元素的氧化锆(ZrO2)或掺杂其他元素的氧化铪(HfO2)；掺杂元素包括硅(Si)、铝(Al)、锆(Zr)、镧(La)、铈(Ce)、锶(Sr)、镥(Lu)、钆(Gd)、钪(Sc)、钕(Nd)、锗(Ge)、氮(N)中的一种或多种。进一步的，沟道层为具有高载流子迁移率的氧化物半导体材料，为氧化铟镓锌(InGaZnO)、氧化铟锌(InZnO)、氧化铟锡锌(InSnZnO)、氧化锌锡(ZnSnO)、氧化锌铝锡(ZnAlSnO)、氧化硅锌锡(SiZnSnO)、氧化铟铝锌(InAlZnO)、氧化铟锆锌(InZrZnO)、氧化铟铪锌(InHfZnO)、氧化锌(ZnO)或氧化镓(Ga2O3)中的一种。进一步的，填充层为氧化硅(SiO2)、氮化硅(Si3N4)或氮氧化硅(SiON)。进一步的，隔离层为氧化硅(SiO2)或介电常数小于氧化硅(SiO2)的绝缘材料；控制栅电极为重掺杂的多晶硅、氮化物金属电极或钨(W)。根据本专利技术的另一个方面,本专利技术提供了一种三维沟槽型铁电存储器的制备方法，包括：在基底上设置导电层；在导电层上依次交叠沉积预设层数的隔离层和控制栅电极；形成贯穿隔离层和控制栅电极的多个沟槽孔，且每个沟槽孔的底部嵌于导电层中；在每个沟槽孔的侧壁和槽底依次铺设缓冲层、铁电薄膜层和沟道层；在沟道层的内壁上沉积填充层以填满沟槽孔，完成三维沟槽型铁电存储器的制备；其中，控制栅电极与缓冲层、铁电薄膜层、沟道层共同组成多个相互串联的铁电场效应晶体管。(三)有益效果本专利技术的上述技术方案具有如下有益的技术效果：本专利技术的沟槽型存储单元串的沟槽两边均可以形成存储单元，能够获得更多的存储单元；且在沟槽的两端设置选择晶体管时能够获得更为紧凑的布线，有利于实现更高密度集成。同时，沟槽型存储单元串中依次设置的缓冲层可以作为铁电薄膜层生长的种子层或应力调控层，有利于促进铁电薄膜层中铁电相的生成，能够提升铁电薄膜层的性能；还可以避免铁电薄膜层与控制栅电极直接接触引起的元素扩散和界面反应问题，防止铁电薄膜层的性能退化。另外，选用高载流子迁移率的氧化物半导体材料作为沟道层，可以获得更大的读取电流和读取速度，且铁电薄膜层与氧化物半导体沟道层之间几乎无界面层，可以实现更小的工作电压。本专利技术提供的制备方法避免了铁电薄膜层的刻蚀，进一步增加了铁电存储器的可靠性。附图说明图1是本专利技术提供的三维沟槽型铁电存储器的立体结构示意图；图2是本专利技术提供的三维沟槽型铁电存储器中沟槽型存储单元串的顶视图；图3是本专利技术提供的三维沟槽型铁电存储器的剖面结构示意图；图4是本专利技术提供的三维沟槽型铁电存储器的制备方法中步骤一的结构示意图；图5是本专利技术提供的三维沟槽型铁电存储器的制备方法中步骤二的结构示意图；图6是本专利技术提供的三维沟槽型铁电存储器的制备方法中步骤三的结构示意图；图7是本专利技术提供的三维沟槽型铁电存储器的制备方法中步骤四的结构示意图。附图标记：1-基底；2-导电层；3(3a-3g)-隔离层；4(4a-4f)-控制栅电极；5-沟槽型存储单元串；6-缓冲层；7-铁电薄膜层；8-沟道层；9-填充层；10-沟槽孔。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明了，下面结合具体实施方式并参照附图，对本专利技术进一步详细说明。应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。下面结合附图和实施例对本专利技术进行详细说明。图1是本专利技术提供的三维沟槽型铁电存储器的立体结构示意图，图2是本专利技术提供的三维沟槽型铁电存储器中沟槽型存储单元串的顶视图，图3是本专利技术提供的三维沟槽型铁电存储器的剖面结构示意图，请查看图1和图3。本专利技术提供了一种三维沟槽型铁电存储器，包括：基底1，设置在基底1上的导电层2；导电层2上方设置有层叠结构，层叠结构包括多层水平排布的隔离层3和控制栅电极4，隔离层3和控制栅电极4相互交叠排布，即相邻两个隔离层3之间都设有控制栅电极4，相邻两个控制栅电极4之间都设有隔离层3。其中，隔离层3用于绝缘，将隔离层3首先水平设置在导电层2上表面，再将控制栅电极4设置在隔离层3的上表面，再将隔离层3设置在控制栅电极4的上表面，以此类推，使得隔离层3和控制栅电极4相互交叠且水平排布在导电层2上方，直至隔离层3封顶。图1和图3中，3a-3g和4a-3f中的a-g和a-f为预设层数，隔离层3和控制栅电极4的层数可根据情况而定。本专利技术的本文档来自技高网...

【技术保护点】
1.一种三维沟槽型铁电存储器，其特征在于，包括：/n基底(1)；以及/n设置在所述基底(1)上的导电层(2)；/n所述导电层(2)上设置有层叠结构，所述层叠结构包括多层水平排布的隔离层(3)和控制栅电极(4)，且相邻两个所述隔离层(3)之间都设有所述控制栅电极(4)；/n多个沟槽型存储单元串(5)竖直贯穿所述层叠结构，且所述沟槽型存储单元串(5)的底部嵌入所述导电层(2)中；/n所述沟槽型存储单元串(5)包括：竖直贯穿所述层叠结构的沟槽孔(10)，所述沟槽孔(10)的槽底嵌入所述导电层(2)中；/n所述沟槽孔(10)的侧壁和槽底依次铺设有缓冲层(6)、铁电薄膜层(7)、沟道层(8)和填充层(9)；/n所述控制栅电极(4)与所述缓冲层(6)、所述铁电薄膜层(7)、所述沟道层(8)共同组成多个相互串联的铁电场效应晶体管。/n

【技术特征摘要】
1.一种三维沟槽型铁电存储器，其特征在于，包括：
基底(1)；以及
设置在所述基底(1)上的导电层(2)；
所述导电层(2)上设置有层叠结构，所述层叠结构包括多层水平排布的隔离层(3)和控制栅电极(4)，且相邻两个所述隔离层(3)之间都设有所述控制栅电极(4)；
多个沟槽型存储单元串(5)竖直贯穿所述层叠结构，且所述沟槽型存储单元串(5)的底部嵌入所述导电层(2)中；
所述沟槽型存储单元串(5)包括：竖直贯穿所述层叠结构的沟槽孔(10)，所述沟槽孔(10)的槽底嵌入所述导电层(2)中；
所述沟槽孔(10)的侧壁和槽底依次铺设有缓冲层(6)、铁电薄膜层(7)、沟道层(8)和填充层(9)；
所述控制栅电极(4)与所述缓冲层(6)、所述铁电薄膜层(7)、所述沟道层(8)共同组成多个相互串联的铁电场效应晶体管。


2.根据权利要求1所述的三维沟槽型铁电存储器，其特征在于，
所述缓冲层(6)、所述铁电薄膜层(7)和所述沟道层(8)的长度小于或等于所述侧壁和槽底的长度。


3.根据权利要求1所述的三维沟槽型铁电存储器，其特征在于，
每个所述沟槽孔(10)的横截面的形状为矩形、梯形或者“V”型。


4.根据权利要求1所述的三维沟槽型铁电存储器，其特征在于，
所述基底(1)为半导体衬底，包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)；
所述导电层(2)为金属电极或重掺杂的半导体材料。


5.根据权利要求1所述的三维沟槽型铁电存储器，其特征在于，
所述缓冲层(6)为氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化镧(La2O3)、氮氧硅铪(HfSiON)、氧化锗(GeO2)中的一种或多种。


6.根据权利要求1所述的三维沟槽型铁电存储器，其特征在于，
所述铁电薄膜层(7)为氧化铪(HfO2)、氧化锆...

【专利技术属性】
技术研发人员：曾斌建，周益春，廖敏，
申请(专利权)人：湘潭大学，
类型：发明
国别省市：湖南;43