集成电路及其形成方法技术

集成电路器件包括具有逻辑区域和存储器区域的半导体衬底，该逻辑区域和存储器区域由具有介电材料的隔离结构的隔离区域分隔开。存储器器件形成在存储器区域上并且包括位于栅极电介质上方的栅电极。伪栅极结构形成在隔离结构上。伪栅极结构具有对应于栅电极的伪栅电极层和对应于栅极电介质的伪栅极介电层。锥形侧壁结构形成在伪栅极结构的面向逻辑区域的一侧上。锥形侧壁结构在隔离结构之上间隔开，并且与伪栅电极层相邻或邻接。本发明专利技术的实施例还涉及集成电路及其形成方法。

【技术实现步骤摘要】
集成电路及其形成方法
本专利技术的实施例涉及集成电路及其形成方法。
技术介绍
在过去的几十年中，集成电路(IC)制造业经历了指数增长。随着IC的发展，功能密度(即，每个芯片区域的互连器件的数量)增加，而部件尺寸减小。其他进展包括引入了嵌入式存储技术和高k金属栅极(HKMG)技术。嵌入式存储技术是将存储器器件与逻辑器件集成在同一半导体芯片上。与针对不同类型的器件使用单独的芯片相比，存储器器件支持逻辑器件的操作并且提高性能。高k金属栅极(HKMG)技术是使用金属栅电极和高k栅极介电层来制造半导体器件。
技术实现思路
本专利技术的实施例提供了一种集成电路(IC)，包括：半导体衬底，包括逻辑区域和存储器区域，所述逻辑区域和所述存储器区域由隔离结构分隔开，其中，所述隔离结构包括介电材料；存储器器件，位于所述存储器区域上，其中，所述存储器器件包括位于栅极电介质上方的栅电极；伪栅极结构，位于所述隔离结构上，并且具有对应于所述栅电极的伪栅电极层和对应于所述栅极电介质的伪栅极介电层；以及锥形侧壁结构，位于所述伪栅极结构的面向所述逻辑区域的一侧上，其中，所述锥形侧壁结构在所述隔离结构之上间隔开，并且与所述伪栅电极层相邻或邻接。本专利技术的另一实施例提供了一种形成集成电路(IC)的方法，所述方法包括：在半导体衬底的存储器区域和逻辑区域之间的隔离结构上方形成栅极介电层，其中，所述栅极介电层在所述存储器区域和所述逻辑区域上方延伸；在所述栅极介电层上方形成栅电极层；在所述栅电极层上方形成硬掩模；在所述硬掩模上方形成覆盖层；利用第一蚀刻工艺图案化所述覆盖层和所述硬掩模，所述第一蚀刻工艺在所述栅电极层中或上停止并且在所述隔离区域上方形成侧壁，其中，所述侧壁包括面向所述逻辑区域的所述覆盖层和所述硬掩模的侧壁；在所述覆盖层和所述侧壁上方形成间隔件材料的层；以及利用第二蚀刻工艺蚀刻所述间隔件材料的层，其中，所述第二蚀刻工艺在所述逻辑区域中的所述栅极介电层上或中停止，但是保留覆盖所述侧壁的所述间隔件材料的层的一部分。本专利技术的又一实施例提供了一种形成集成电路(IC)的方法，所述方法包括：在设置在存储器区域和逻辑区域之间的半导体衬底内的隔离结构上方形成栅极介电层；在所述栅极介电层上方形成栅电极层；在所述栅电极层上方形成硬掩模；在所述硬掩模上方形成覆盖层；利用第一蚀刻工艺图案化所述覆盖层和所述硬掩模，所述第一蚀刻工艺限定所述隔离结构上方的侧壁，其中，所述侧壁包括所述覆盖层和所述硬掩模并且面向所述逻辑区域；蚀刻所述硬掩模以使所述硬掩模在所述侧壁内至少部分地横向缩进；在所述覆盖层和所述侧壁上方形成间隔件材料的层；以及利用第二蚀刻工艺蚀刻所述间隔件材料的层以形成邻近所述侧壁的间隔件。附图说明当结合附图进行阅读取时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A示出了根据本专利技术的一些方面的集成电路(IC)的截面图。图1B示出了图1A的IC的局部顶视图。图2示出了根据本专利技术的其他方面的IC的截面图。图3示出了根据本专利技术的其他方面的IC的截面图。图3A提供了图3的一部分的放大图。图3B提供了对应于图3A的视图，但涉及与本专利技术的其他方面有关的不同实施例。图4示出了根据本专利技术的其他方面的IC的截面图。图5示出了根据本专利技术的其他方面的IC的截面图。图6至图44示出了经受根据本专利技术的一些方面的制造工艺的根据本专利技术的一些方面的IC的一系列截面图。图45至图46示出了由图6至图44示出的IC和制造工艺上的与根据本专利技术的一些方面的变型对应的截面图。图47提供了根据本专利技术的一些方面的制造工艺的流程图。具体实施方式本专利技术提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与其他元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。术语“第一”、“第二”、“第三”、“第四”等仅是通用标识符，因此，可以在各个实施例中互换。例如，尽管在一些实施例中元件(例如，开口)可以称为“第一”元件，但是在其他实施例中，该元件可以称为“第二”元件。本专利技术涉及嵌入式存储器器件。嵌入式存储器器件可以是分裂栅极闪存器件。在这样的器件中，存储器单元的阵列设置在半导体衬底中或上方。包括诸如地址解码器和/或读取/写入电路和/或微控制器的逻辑器件的外围电路布置在存储器阵列的外部，并且可以控制存储器单元的操作和/或执行其他任务。具有隔离结构的隔离区域将存储器阵列与外围电路分隔开。可以在逻辑栅极之前形成存储器阵列的某些部件和隔离结构上的伪栅极堆叠件。这些结构可能会给管理逻辑栅极中使用的材料带来挑战。例如，如果在沉积用于逻辑栅极的高k电介质时，在伪栅极堆叠件的侧壁中存在一定尺寸的缝隙，则沿缝隙壁沉积的高k电介质可能会在后续处理阶段意外暴露。然后，暴露的高k电介质可能会成为污染源，影响器件的其他区域的掺杂水平或导致加工设备的污染。各个实施例中的本专利技术提供了形成用于伪栅极堆叠件的平滑表面的锥形侧壁结构的方法，并且提供了形成有这些锥形侧壁结构的器件。伪栅极堆叠件包括伪栅极介电层和伪栅电极层，它们可以对应于存储器区域中的控制栅极的介电层和电极。锥形侧壁结构形成在伪栅极堆叠件的与存储器区域相对的一侧上。锥形侧壁结构与伪栅电极层相邻或邻接。在一些实施例中，锥形侧壁结构具有单一(均质)组分。在一些实施例中，锥形侧壁结构由与伪栅电极层相同的材料制成。在其他实施例中，锥形侧壁结构由不同于伪栅电极层的材料制成。锥形侧壁结构形成在伪栅极介电层的至少部分厚度之上，并且因此在隔离结构之上间隔开。间距可以在伪栅极介电层的厚度的数量级上。在一些实施例中，间距等于伪栅电极层的厚度。在一些实施例中，间距小于伪栅电极层的厚度。锥形侧壁结构在加工阶段(诸如沉积高k电介质的阶段)提供平滑的表面。在伪栅极介电层的顶部上形成锥形侧壁结构或其部分厚度涉及一种处理，在该处理中，伪栅极介电层在用于形成锥形侧壁结构的蚀刻期间保护逻辑区域。这种保护允许使用侵蚀性蚀刻工艺，而不会冒逻辑区域损坏的风险。根据本专利技术的形成IC的方法包括在半导体衬底的上表面中形成隔离结构。隔离结构将半导体衬底的存储器区域与半导体衬底的逻辑区域分隔开。后续步本文档来自技高网...

【技术保护点】
1.一种集成电路(IC)，包括：/n半导体衬底，包括逻辑区域和存储器区域，所述逻辑区域和所述存储器区域由隔离结构分隔开，其中，所述隔离结构包括介电材料；/n存储器器件，位于所述存储器区域上，其中，所述存储器器件包括位于栅极电介质上方的栅电极；/n伪栅极结构，位于所述隔离结构上，并且具有对应于所述栅电极的伪栅电极层和对应于所述栅极电介质的伪栅极介电层；以及/n锥形侧壁结构，位于所述伪栅极结构的面向所述逻辑区域的一侧上，其中，所述锥形侧壁结构在所述隔离结构之上间隔开，并且与所述伪栅电极层相邻或邻接。/n

【技术特征摘要】
20190115 US 62/792,525;20190418 US 16/387,7201.一种集成电路(IC)，包括：
半导体衬底，包括逻辑区域和存储器区域，所述逻辑区域和所述存储器区域由隔离结构分隔开，其中，所述隔离结构包括介电材料；
存储器器件，位于所述存储器区域上，其中，所述存储器器件包括位于栅极电介质上方的栅电极；
伪栅极结构，位于所述隔离结构上，并且具有对应于所述栅电极的伪栅电极层和对应于所述栅极电介质的伪栅极介电层；以及
锥形侧壁结构，位于所述伪栅极结构的面向所述逻辑区域的一侧上，其中，所述锥形侧壁结构在所述隔离结构之上间隔开，并且与所述伪栅电极层相邻或邻接。


2.根据权利要求1所述的集成电路，其中，所述锥形侧壁结构位于所述伪栅电极层的一部分的顶部上。


3.根据权利要求1所述的集成电路，其中：
所述伪栅极介电层具有厚度；并且
所述锥形侧壁结构在所述隔离结构之上间隔的距离小于或等于所述伪栅极介电层的所述厚度。


4.根据权利要求1所述的集成电路，其中：
所述锥形侧壁结构朝向所述逻辑区域锥化；并且
所述伪栅极介电层限制在所述锥形侧壁结构下方。


5.根据权利要求1所述的集成电路，其中：
所述锥形侧壁结构由导电材料形成；并且
所述锥形侧壁结构通过形成在所述伪栅电极层上的原生氧化物与所述伪栅电极层分隔开。


6.根据权利要求1所述的集成电路，其中，所述锥形侧壁结构由所述伪栅电极层的延伸件形成。


7.根据权利要求1所述的集成电路，其中，所述伪栅极介电层包括位于两个氧化物层之间的氮化物层。


8.根据权利要求1所述的集成电路，其中：<...

【专利技术属性】
技术研发人员：庄学理，刘铭棋，刘世昌，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71