半导体结构及其形成方法技术

本发明专利技术提供一种半导体结构及其形成方法，包括基板、栅极结构、以及第一间隔物。上述栅极结构包括浮动栅极结构、栅极间介电层、及控制栅极结构。上述浮动栅极结构设置在基板上。上述栅极间介电层设置在浮动栅极结构上。上述控制栅极结构设置在栅极间介电层上，且包括电极层、接触层及盖层。电极层设置在栅极间介电层上。接触层设置在电极层上。盖层设置在接触层上。上述第一间隔物设置在上述控制栅极结构的侧壁上，并覆盖电极层、接触层、及盖层，且第一间隔物的底面介于电极层的底面及顶面间。本发明专利技术可避免制造半导体结构时所发生的扩散现象，防止发生字线漏电的问题，减轻在沉积牺牲多晶硅时所产生的孔洞或缝隙，从而增加工艺良率。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术是关于一种半导体结构及其形成方法，且特别是关于一种用以防止字线漏电问题的半导体结构及其形成方法。
技术介绍
半导体装置已广泛用在各种不同的电子产品上，例如个人电脑、手机、数码相机及其他电子设备。半导体装置的制造通常藉由依序沉积绝缘或介电层、导电层及半导体层的材料于半导体基板上，且利用光刻技术以图案化各种不同的材料层来形成电路组件及元件于半导体基板上。快闪存储器(flash)是一种常见的半导体装置。在现今的快闪存储器工艺中，在晶胞阵列区的漏极(drain)与共源极(commonsource)端均是采用自我对准接触窗(Self-alignedcontact)的工艺，以有效微缩晶胞阵列区的面积。然而，现今的快闪存储器工艺有着字线漏电(wordlineleakage)的问题，这将导致装置故障，并降低良率。
技术实现思路
本专利技术实施例是关于一种半导体结构，包括基板、栅极结构、以及第一间隔物。上述栅极结构包括浮动栅极结构、栅极间介电层、及控制栅极结构。上述浮动栅极结构设置在基板上。上述栅极间介电层设置在浮动栅极结构上。上述控制栅极结构设置在栅极间介电层上，且包括电极层、接触层及盖层。电极层设置在栅极间介电层上。接触层设置在电极层上。盖层设置在接触层上。上述第一间隔物设置在上述控制栅极结构的侧壁上，并覆盖电极层、接触层、及盖层，且第一间隔物的底面介于电极层的底面及顶面间。本专利技术实施例亦关于一种形成半导体结构的方法，包括提供基板、在基板上形成栅极结构、以及在控制栅极结构的侧壁上形成第一间隔物。其中形成上述栅极结构包括在基板上形成浮动栅极结构、在浮动栅极结构上形成栅极间介电层、以及在栅极间介电层上形成控制栅极结构，且控制栅极结构包括电极层、接触层及盖层。上述电极层形成在栅极间介电层上。上述接触层形成在电极层上。上述盖层形成在接触层上。上述第一间隔物覆盖电极层、接触层、及盖层，且第一间隔物的底面介于电极层的底面及顶面间。本专利技术提供了一种用以防止字线漏电的半导体结构及其制造方法，藉由在控制栅极结构的侧壁上设置间隔物，可避免制造半导体结构时所发生的扩散现象，以防止发生字线漏电的问题，并且减轻在沉积牺牲多晶硅时所产生的孔洞或缝隙，从而增加工艺良率。附图说明以下将配合所附图式详述本专利技术的实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘示且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本专利技术的特征。图1到图8A为根据本专利技术一些实施例绘示的半导体结构在制造过程各个阶段的剖面图。图8B为图8A的放大图。图9A为根据本专利技术另一实施例绘示的半导体结构的剖面图。图9B为图9A的放大图。图10A为根据本专利技术又一实施例绘示的半导体结构的剖面图。图10B为图10A的放大图。附图标号：10基板12穿隧介电层14栅极氧化物20浮动栅极结构30栅极间介电层40控制栅极结构42电极层42A顶面42B底面42C侧壁44接触层46掩膜层48盖层50氮化层55第一间隔物55A底面55B侧壁60、60’、60”第二间隔物62、62’、62”第一氧化层64、64’、64”氮化层66、66’、66”第二氧化层68、68’、68”侧壁氧化层70接触部件100A、200、300阵列区100B周边区M掩膜R沟槽S1、S2、S3底表面具体实施方式以下公开许多不同的实施方法或是例子来实行所提供的标的的不同特征。当然这些实施例仅用以例示，且不该以此限定本专利技术的范围。举例来说，在说明书中提到第一特征形成于第二特征之上，其包括第一特征与第二特征是直接接触的实施例，另外也包括于第一特征与第二特征之间另外有其他特征的实施例。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本专利技术，不代表所讨论的不同实施例及/或结构之间有特定的关系。此外，其中可能用到与空间相关用词，例如“下方”、“较低的”及类似的用词，这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相关用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时，则其中所使用的空间相关形容词也将依转向后的方位来解释。本文所用的术语“约”表示可以基于与目标半导体装置相关的特定技术节点而变化的特定值。基于特定技术节点，术语“约”可以表示在给定的量(如上述数值的10-30％(如±10％、±20％或±30％))内变化的数值。图1到图8A为根据本专利技术一些实施例绘示的半导体结构制造过程各个阶段的剖面图。请参阅图1，其是根据本专利技术一实施例绘示的半导体结构的阵列区(array)100A及周边区(periphery)100B的剖面图。阵列区100A包括基板10、穿隧介电层12、浮动栅极结构20、栅极间介电层30、及多个控制栅极结构40。而周边区100B包括基板10、栅极氧化物14、及控制栅极结构40。上述控制栅极结构40包括电极层42、接触层44、掩膜层46、及盖层48。在阵列区100A的各个控制栅极结构40是以沟槽R隔开，其中沟槽R延伸进入电极层42中，但未穿透电极层42。可以藉由自对准接触窗(self-alignedcontact)工艺以形成上述半导体结构。详细而言，自对准接触窗工艺是先在栅极间沉积牺牲多晶硅(sacrificialpolysilicon)，再藉由适合的光刻与刻蚀工艺定义出柱状或城墙状的图形，接着沉积晶胞间介电层，再以刻蚀的方式将柱状或城墙状的牺牲多晶硅去除，形成圆孔状及沟渠状的图形，以形成上述半导体结构。由于自对准接触窗工艺是现今半导体产业界中常用的工艺，细节于此不再赘述。基板10可以是半导体基板，例如块体(bulk)半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板等，其可为掺杂的(如使用p型或n型掺质)或未掺杂的。基板10亦可以是晶片(如硅晶片)。一般来说，绝缘体上半导体基板包括形成在绝缘层上的一层半导体材料。绝缘层可为如埋藏氧化(buriedoxide，BOX)层、氧化硅层等。在基板(通常为硅或玻璃基板)上提供绝缘层。也可使用其它基板如多层基板(multi-layeredsubstrates)、梯度基板(gradientsubstrates)、混合晶向基板(hybridorientationsubstrates)和/或类似基板。在一些实施例中，基板10的半导体材料可以包括硅、锗等元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：/n一基板；/n一栅极结构，包括：/n一浮动栅极结构，设置在该基板上；/n一栅极间介电层，设置在该浮动栅极结构上；/n一控制栅极结构，设置在该栅极间介电层上，包括：/n一电极层，设置在该栅极间介电层上；/n一接触层，设置在该电极层上；以及/n一盖层，设置在该接触层上；以及/n一第一间隔物，设置在该控制栅极结构的一侧壁上，覆盖该电极层、该接触层、及该盖层，且该第一间隔物的一底面介于该电极层的一底面及一顶面间。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
一基板；
一栅极结构，包括：
一浮动栅极结构，设置在该基板上；
一栅极间介电层，设置在该浮动栅极结构上；
一控制栅极结构，设置在该栅极间介电层上，包括：
一电极层，设置在该栅极间介电层上；
一接触层，设置在该电极层上；以及
一盖层，设置在该接触层上；以及
一第一间隔物，设置在该控制栅极结构的一侧壁上，覆盖该电极层、该接触层、及该盖层，且该第一间隔物的一底面介于该电极层的一底面及一顶面间。


2.如权利要求1所述的半导体结构，其特征在于，更包括一侧壁氧化层，设置在该栅极结构的一侧壁上，其中该第一间隔物设置在该栅极结构及该侧壁氧化层间。


3.如权利要求2所述的半导体结构，其特征在于，更包括一第二间隔物，设置在该侧壁氧化层上，其中该第二间隔物包括：
一第一氧化层，直接接触该侧壁氧化层；
一氮化层，设置在该第一氧化层上；以及
一第二氧化层，设置在该氮化层上。


4.如权利要求3所述的半导体结构，其特征在于，该第一间隔物、该侧壁氧化层、及该第二间隔物加总的宽度介于到间。


5.如权利要求2所述的半导体结构，其特征在于，该侧壁氧化层直接接触该电极层的一侧壁。


6.如权利要求5所述的半导体结构，其特征在于，该第一间隔物的一...

【专利技术属性】
技术研发人员：倪志荣，周全启，蔡耀庭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：中国台湾;71