一种低RDSON三维堆叠集成封装结构及其制备方法技术

本发明专利技术公开一种低RDSON三维堆叠集成封装结构及其制备方法，其中，制备方法包括以下步骤：提供载板，于载板一侧依次贴装导电材料和第一阻焊层，对第一阻焊层开孔，并于开孔处分别涂覆锡膏；于锡膏处贴装具有双面I/O口的第一芯片及导电块，塑封后制作第一重布线层；拆键合并翻转固定，对导电材料蚀刻，形成第二重布线层；于第二重布线层一侧制作第二阻焊层，并对第二阻焊层对应导电块位置开孔；于第二阻焊层一侧贴装第二芯片，采用引线连接第二芯片的I/O口和第二重布线层，并对第二芯片进行塑封。本发明专利技术有效降低了RDSON，减小了封装尺寸，提高了系统集成度，避免TMV结构产生空洞现象，降低了电镀工艺难度，降低了生产成本。

A low RDSON 3D stack integrated packaging structure and its preparation method

【技术实现步骤摘要】
一种低RDSON三维堆叠集成封装结构及其制备方法
本专利技术涉及集成电路封装
，具体涉及一种低RDSON三维堆叠集成封装结构及其制备方法。
技术介绍
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effecttransistor)。对于高端的mos芯片，小的RDSON值有利于减小导通期间器件产生的损耗。因此在进行选型的时候，在成本应许的条件下，可以适当地选择RDSON较小的器件，RDSON同时也是正温度系数，这种特性有助于MOSFET的并联使用，但是随着温度的升高，MOSFET的导通损耗增大。
技术实现思路
本专利技术的目的在于提供一种低RDSON三维堆叠集成封装结构的制备方法及采用制备方法制得的低RDSON三维堆叠集成封装结构，采用该制备方法对具有双面I/O口的芯片和具有单面I/O口的芯片进行三维堆叠，可以有效降低RDSON值和封装尺寸，同时提高系统集成度。为达此目的，本专利技术采用以下技术方案：一方面，提供一种低RDSON三维堆叠集成封装结构的制备方法，包括以下步骤：S10、提供一载板，于所述载板沿其厚度方向的一侧面依次贴装导电材料和第一阻焊层，对所述第一阻焊层开孔处理，形成使部分所述导电材料外露的第一孔位和第二孔位，并于所述第一孔位和所述第二孔位处分别涂覆锡膏；S20、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块，塑封后制作与所述第一芯片的I/O口和所述导电块连接的第一重布线层；S30、拆键合并翻转固定，对所述导电材料蚀刻处理，形成第二重布线层；S40、于所述第二重布线层远离所述第一芯片的一侧制作第二阻焊层，并对所述第二阻焊层对应所述导电块的位置进行开孔处理，形成第三孔位；S50、于所述第二阻焊层远离所述第一芯片的一侧贴装第二芯片，并使所述第二芯片的I/O口朝向远离所述第一芯片的一侧，采用穿过所述第三孔位的引线连接所述第二芯片的I/O口和所述第二重布线层，并对所述第二芯片进行塑封，形成第二塑封层。作为低RDSON三维堆叠集成封装结构的制备方法的一种优选方案，步骤S20具体包括以下步骤：S20a、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块；S20b、对所述第一芯片和所述导电块进行塑封，形成第一塑封层；S20c、于所述第一塑封层对应所述导电块和所述第一芯片远离所述第二芯片的一面的I/O口的位置开孔处理，形成第四孔位；S20d、于所述第一塑封层的表面制作第一重布线层，并使所述第一重布线层与制作于所述第四孔位内的导电柱连接。作为低RDSON三维堆叠集成封装结构的制备方法的一种优选方案，步骤S50之后还包括以下步骤：S60、拆键合并翻转固定，在所述第一重布线层和所述第一塑封层外露于所述第一重布线层的表面制作第三塑封层，并对所述第三塑封层进行开孔处理，使所述第一重布线层的焊盘区外露；S70、提供金属凸块，将所述金属凸块焊接植入所述第一重布线层的焊盘区。作为低RDSON三维堆叠集成封装结构的制备方法的一种优选方案，所述导电块的材料为Cu、Ag或Au。另一方面，提供一种采用所述的制备方法制得的低RDSON三维堆叠集成封装结构，包括：第一阻焊层，间隔开设有沿其厚度方向贯穿其的第一孔位和第二孔位；位于所述第一阻焊层一侧的第一塑封层、封装于所述第一塑封层内并位于所述第一孔位处的导电块和位于所述第二孔位处的具有双面I/O口的第一芯片，所述第一塑封层开设有供所述第一芯片的一面的I/O口和所述导电块外露的第四孔位；第一重布线层，位于所述第一塑封层上并通过所述第四孔位内的导电柱与所述导电块连接；金属凸块，与所述第一重布线层的焊盘区连接；依次位于所述第一阻焊层远离所述第一芯片一侧的第二重布线层和第二阻焊层，以及背对所述第一芯片安装于所述第二阻焊层上的第二芯片，所述第二阻焊层对应所述导电块的位置开设有第三孔位，所述第二芯片的I/O口通过穿过所述第三孔位的芯片与所述第二重布线层连接。作为低RDSON三维堆叠集成封装结构的一种优选方案，还包括锡膏，所述锡膏位于所述第一孔位和所述第二孔位内，所述锡膏的一面与所述第一芯片和所述导电块连接，另一面与所述第二重布线层连接。作为低RDSON三维堆叠集成封装结构的一种优选方案，还包括位于所述第二阻焊层上并覆盖所述第二芯片和所述引线的第二塑封层。作为低RDSON三维堆叠集成封装结构的一种优选方案，还包括位于所述第一塑封层上并覆盖所述第一重布线层的第三塑封层，所述第三塑封层开设有供所述第一重布线层的焊盘区外露的孔，所述金属凸块位于该孔内。作为低RDSON三维堆叠集成封装结构的一种优选方案，还包括位于所述第一塑封层和所述第四孔位表面的种子层，所述第一重布线层位于所述种子层上并与填充满所述第四孔位的导电柱连接。作为低RDSON三维堆叠集成封装结构的一种优选方案，所述第一芯片的数量为一个或者多个。本专利技术的有益效果：本专利技术同时结合了SMT工艺、PCB工艺、重布线工艺以及打线工艺，有效降低了RDSON，对mos芯片和控制器芯片进行三维堆叠，减小了封装尺寸，提高了系统集成度。通过在电镀前贴装导电块，在电镀过程中把深宽比较大的第一塑封层上的孔转化为两个深宽比较小的盲孔，从而有效避免TMV结构产生空洞的现象，大大降低了电镀的工艺难度，缩短了电镀的时间，提高产品的可靠度，降低了生产成本。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例中所需要使用的附图作简单地介绍。显而易见地，下面所描述的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一实施例所述的低RDSON三维堆叠集成封装结构的制备方法的流程图。图2是本专利技术一实施例所述的低RDSON三维堆叠集成封装结构的制备方法的中的步骤S20的具体的流程图。图3是本专利技术一实施例所述的导电材料和第一阻焊层依次贴于第一载板上的剖视示意图。图4是本专利技术一实施例所述的第一阻焊层开孔后的剖视示意图。图5是本专利技术一实施例所述的涂覆锡膏、贴装导电块和第一芯片后的剖视示意图。图6是本专利技术一实施例所述的对第一芯片塑封形成第一塑封层后的剖视示意图。图7是本专利技术一实施例所述的制作第一重布线层后的剖视示意图。图8是本专利技术一实施例所述的拆键合翻转固定于第二载板上的剖视示意图。图9是本专利技术一实施例所述的导电材料开孔形成第二重布线层后的剖视示意图。图10是本专利技术一实施例所述的制作第二阻焊层并开孔贴装第二芯片后的剖视示意图。<本文档来自技高网...

【技术保护点】
1.一种低RDSON三维堆叠集成封装结构的制备方法，其特征在于，包括以下步骤：/nS10、提供一载板，于所述载板沿其厚度方向的一侧面依次贴装导电材料和第一阻焊层，对所述第一阻焊层开孔处理，形成使部分所述导电材料外露的第一孔位和第二孔位，并于所述第一孔位和所述第二孔位处分别涂覆锡膏；/nS20、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块，塑封后制作与所述第一芯片的I/O口和所述导电块连接的第一重布线层；/nS30、拆键合并翻转固定，对所述导电材料蚀刻处理，形成第二重布线层；/nS40、于所述第二重布线层远离所述第一芯片的一侧制作第二阻焊层，并对所述第二阻焊层对应所述导电块的位置进行开孔处理，形成第三孔位；/nS50、于所述第二阻焊层远离所述第一芯片的一侧贴装第二芯片，并使所述第二芯片的I/O口朝向远离所述第一芯片的一侧，采用穿过所述第三孔位的引线连接所述第二芯片的I/O口和所述第二重布线层，并对所述第二芯片进行塑封，形成第二塑封层。/n

【技术特征摘要】
1.一种低RDSON三维堆叠集成封装结构的制备方法，其特征在于，包括以下步骤：
S10、提供一载板，于所述载板沿其厚度方向的一侧面依次贴装导电材料和第一阻焊层，对所述第一阻焊层开孔处理，形成使部分所述导电材料外露的第一孔位和第二孔位，并于所述第一孔位和所述第二孔位处分别涂覆锡膏；
S20、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块，塑封后制作与所述第一芯片的I/O口和所述导电块连接的第一重布线层；
S30、拆键合并翻转固定，对所述导电材料蚀刻处理，形成第二重布线层；
S40、于所述第二重布线层远离所述第一芯片的一侧制作第二阻焊层，并对所述第二阻焊层对应所述导电块的位置进行开孔处理，形成第三孔位；
S50、于所述第二阻焊层远离所述第一芯片的一侧贴装第二芯片，并使所述第二芯片的I/O口朝向远离所述第一芯片的一侧，采用穿过所述第三孔位的引线连接所述第二芯片的I/O口和所述第二重布线层，并对所述第二芯片进行塑封，形成第二塑封层。


2.根据权利要求1所述的低RDSON三维堆叠集成封装结构的制备方法，其特征在于，步骤S20具体包括以下步骤：
S20a、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块；
S20b、对所述第一芯片和所述导电块进行塑封，形成第一塑封层；
S20c、于所述第一塑封层对应所述导电块和所述第一芯片远离所述第二芯片的一面的I/O口的位置开孔处理，形成第四孔位；
S20d、于所述第一塑封层的表面制作第一重布线层，并使所述第一重布线层与制作于所述第四孔位内的导电柱连接。


3.根据权利要求1所述的低RDSON三维堆叠集成封装结构的制备方法，步骤S50之后还包括以下步骤：
S60、拆键合并翻转固定，在所述第一重布线层和所述第一塑封层外露于所述第一重布线层的表面制作第三塑封层，并对所述第三塑封层进行开孔处理，使所述第一重布线层的焊盘区外露；
S70、提供金属凸块，将所述金属凸块焊接植入所述第一重布线层的焊盘区。


4.根据权...

【专利技术属性】
技术研发人员：蔡琨辰，崔锐斌，
申请(专利权)人：广东佛智芯微电子技术研究有限公司，广东芯华微电子技术有限公司，
类型：发明
国别省市：广东;44