半导体器件及其形成方法技术

在实施例中，形成半导体器件的方法包括：在衬底中形成第一凹槽和第二凹槽；在第一凹槽中生长第一外延材料堆叠件，该第一外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，第一外延材料堆叠件的层是未掺杂的；在第二凹槽中生长第二外延材料堆叠件，该第二外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，第二外延材料堆叠件的第一子集是未掺杂的，第二外延材料堆叠件的第二子集是掺杂的；图案化第一外延材料堆叠件和第二外延材料堆叠件，以分别形成第一纳米线和第二纳米线；以及围绕第一纳米线形成第一栅极结构，围绕第二纳米线形成第二栅极结构。本发明专利技术的实施例还涉及半导体器件。

Semiconductor device and its forming method

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例涉及半导体器件及其形成方法。
技术介绍
半导体器件用于多种电子应用中，诸如例如个人计算机、手机、数码相机和其它电子器件。通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，并且使用光刻图案化各个材料层以在半导体衬底上形成电路组件和元件来制造半导体器件。半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这使得更多的组件集成到给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的其它问题。
技术实现思路
本专利技术的实施例提供了一种形成半导体器件的方法，包括：在衬底中形成第一凹槽和第二凹槽；在所述第一凹槽中生长第一外延材料堆叠件，所述第一外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，所述第一外延材料堆叠件的层是未掺杂的；在所述第二凹槽中生长第二外延材料堆叠件，所述第二外延材料堆叠件包括所述第一半导体材料和所述第二半导体材料的交替层，所述第二外延材料堆叠件的第一子集是未掺杂的，所述第二外延材料堆叠件的第二子集是掺杂的；图案化所述第一外延材料堆叠件和所述第二外延材料堆叠件，以分别形成第一纳米线和第二纳米线；以及围绕所述第一纳米线形成第一栅极结构，以及围绕所述第二纳米线形成第二栅极结构。本专利技术的另一实施例提供了一种形成半导体器件的方法，包括：在衬底中生长第一外延材料堆叠件，所述第一外延材料堆叠件具有第一平均杂质浓度；在所述衬底中生长第二外延材料堆叠件，所述第二外延材料堆叠件具有第二平均杂质浓度；在所述衬底中生长第三外延材料堆叠件，所述第三外延材料堆叠件具有第三平均杂质浓度，所述第一平均杂质浓度、所述第二平均杂质浓度和所述第三平均杂质浓度不同；平坦化所述衬底，从而使得所述第一外延材料堆叠件、所述第二外延材料堆叠件和所述第三外延材料堆叠件的顶面齐平；图案化所述第一外延材料堆叠件、所述第二外延材料堆叠件和所述第三外延材料堆叠件以分别形成第一纳米线、第二纳米线和第三纳米线；以及围绕所述第一纳米线形成第一栅极结构，围绕所述第二纳米线形成第二栅极结构，以及围绕所述第三纳米线形成第三栅极结构。本专利技术的又一实施例提供了一种半导体器件，包括：第一晶体管，包括第一纳米线和围绕所述第一纳米线的第一栅极结构，所述第一纳米线具有第一平均杂质浓度，所述第一栅极结构包括第一组功函调整层；第二晶体管，包括第二纳米线和围绕所述第二纳米线的第二栅极结构，所述第二纳米线具有第二平均杂质浓度，所述第二平均杂质浓度与所述第一平均杂质浓度不同，所述第二栅极结构包括第一组功函调整层；第三晶体管，包括第三纳米线和围绕所述第三纳米线的第三栅极结构，所述第三纳米线具有第一平均杂质浓度，所述第三栅极结构包括第二组功函调整层；以及第四晶体管，包括第四纳米线和围绕所述第四纳米线的第四栅极结构，所述第四纳米线具有第二平均杂质浓度，所述第四栅极结构包括第二组功函调整层，所述第二组功函调整层与所述第一组功函调整层不同。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图24是根据一些实施例的制造全环栅(GAA)场效应晶体管(FET)的中间阶段的各个视图。图25A至图25C是根据一些其它实施例的在制造GASGET中的中间阶段的各个视图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。根据一些实施例，在衬底中形成多个外延材料堆叠件。外延材料堆叠件在生长期间掺杂，并且具有不同的平均杂质浓度。然后，图案化外延材料堆叠件以形成用于全环栅(GAA)场效应晶体管(FET)的纳米线。用于每个GAAFET的纳米线的平均杂质浓度决定了GAAFET的阈值电压。具有多个阈值电压的器件因此可以形成在同一衬底上。图1至图12是根据一些实施例的制造GAAFET的中间阶段的截面图。具有不同阈值电压的GAAFET在同一器件的不同区域中制造。FET的阈值电压是在FET的源极和漏极端子之间创建导电路径所需的最小栅极至源极电压。在图1中，提供了衬底50。衬底50可以是可以掺杂(例如，掺杂有p型或n型掺杂剂)或不掺杂的半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其它衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或它们的组合。衬底50具有区域50A、50B和50C。区域50A、50B和50C可以用于形成n型器件，诸如NMOS晶体管，例如n型GAAFET，或者可以用于形成p型器件，诸如PMOS晶体管，例如p型GAAFET。区域50A、50B和50C可以在物理上彼此分离，并且可以在区域50A、50B和50C之间设置任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)。如下面进一步讨论的，将在区域50A、50B和50C中形成外延材料堆叠件。将图案化外延材料堆叠件以在区域50A、50B和50C中形成GAAFET。虽然在每个区域中示出了一个外延材料堆叠件，但是应该理解，区域50A、50B和50C可以包括多个外延材料堆叠件。形成在区域50A、50B和50C中的GAAFET具有不同的阈值电压。具体地，在区域50A中形成具有第一阈值电压V1的GAAFET，在区域50B中形成具有更大的第二阈值电压V2的GAAFET，以及在区域50C中形成具有甚至更大的第三阈值电压V3的GAAFET。此外，可以在区域50A、50B和50C中形成n型GAAFET或p型GAAFET。n本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：/n在衬底中形成第一凹槽和第二凹槽；/n在所述第一凹槽中生长第一外延材料堆叠件，所述第一外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，所述第一外延材料堆叠件的层是未掺杂的；/n在所述第二凹槽中生长第二外延材料堆叠件，所述第二外延材料堆叠件包括所述第一半导体材料和所述第二半导体材料的交替层，所述第二外延材料堆叠件的第一子集是未掺杂的，所述第二外延材料堆叠件的第二子集是掺杂的；/n图案化所述第一外延材料堆叠件和所述第二外延材料堆叠件，以分别形成第一纳米线和第二纳米线；以及/n围绕所述第一纳米线形成第一栅极结构，以及围绕所述第二纳米线形成第二栅极结构。/n

【技术特征摘要】
20181130 US 62/773,346;20190708 US 16/504,7861.一种形成半导体器件的方法，包括：
在衬底中形成第一凹槽和第二凹槽；
在所述第一凹槽中生长第一外延材料堆叠件，所述第一外延材料堆叠件包括第一半导体材料和第二半导体材料的交替层，所述第一外延材料堆叠件的层是未掺杂的；
在所述第二凹槽中生长第二外延材料堆叠件，所述第二外延材料堆叠件包括所述第一半导体材料和所述第二半导体材料的交替层，所述第二外延材料堆叠件的第一子集是未掺杂的，所述第二外延材料堆叠件的第二子集是掺杂的；
图案化所述第一外延材料堆叠件和所述第二外延材料堆叠件，以分别形成第一纳米线和第二纳米线；以及
围绕所述第一纳米线形成第一栅极结构，以及围绕所述第二纳米线形成第二栅极结构。


2.根据权利要求1所述的方法，其中，所述第一半导体材料是硅锗，并且所述第二半导体材料是硅，其中，所述第二外延材料堆叠件的第二子集中的硅锗层掺杂有V族元素，并且其中，所述第二外延材料堆叠件的第二子集中的硅层掺杂有III族元素。


3.根据权利要求1所述的方法，其中，形成所述第一栅极结构包括在所述第一纳米线周围沉积第一金属，并且其中，形成所述第二栅极结构包括在所述第二纳米线周围沉积第二金属，所述第二金属与所述第一金属不同。


4.根据权利要求1所述的方法，还包括：
在所述衬底中形成第三凹槽；
在所述第三凹槽中生长第三外延材料堆叠件，所述第三外延材料堆叠件包括所述第一半导体材料和所述第二半导体材料的交替层，所述第三外延材料堆叠件的第一子集是未掺杂的，所述第三外延材料堆叠件的第二子集是掺杂的，所述第三外延材料堆叠件的第二子集包括比所述第二外延材料堆叠件的第二子集更多的层；
图案化所述第三外延材料堆叠件以形成第三纳米线；以及
围绕所述第三纳米线形成第三栅极结构。


5.根据权利要求4所述的方法，其中，生长所述第一外延材料堆叠件包括：
利用第一外延生长工艺生长所述第一外延材料堆叠件。


6.根据权利要求5所述的方法，其中，生长所述第二外延材料堆叠件包括：
利用所述第一外延生长工艺生长所述第二外延材料堆叠件的第一子集；以及
利用第二外延生长工艺生长所述第二外延材料堆叠件的第二子集，所述第二外延生长工艺与所述第一外...

【专利技术属性】
技术研发人员：廖翊博，杨凯杰，蔡庆威，程冠伦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71