集成电路装置、互连元件晶粒及集成晶片上系统制造方法制造方法及图纸

一种集成电路装置，例如一计算机系统，包括一互连元件晶粒及至少两个附加集成晶片上系统(System on Integrated Chip,SOIC)晶粒以面朝面(Face to Face,F2F)堆叠于该互连元件晶粒上。该互连元件晶粒包括在一表面上的电连接器，以致能连接到和/或多个附加SOIC晶粒之间。该互连元件晶粒包括是一集成扇出结构(Integrated Fan Out,InFO)的至少一重布电路结构及至少一硅穿孔(Through‑Silicon Via,TSV)。该TSV致能于一信号线、电源线或地线之间，从该互连元件晶粒的一相对表面至该重布电路结构和/或电连接器的连结。该附加SOIC晶粒的至少一个堆叠成面朝背(Face to Back,F2B)的一个三维集成电路(Three‑Dimensional Integrated Circuit,3DIC)晶粒。

Integrated circuit device, interconnection element grain and system manufacturing method on integrated chip

【技术实现步骤摘要】
集成电路装置、互连元件晶粒及集成晶片上系统制造方法
本案是有关于一种电子装置及电子装置的制造方法，且特别是有关于一种集成电路装置、互连元件晶粒及集成晶片上系统的制造方法。
技术介绍
大数据与人工智能产业的进步使自然语言和认知技术的能力得以增强，并使信息技术能够执行传统上由人类执行的任务。此类技术允许消费者将任务分担给此类设备以协助公司提高服务品质、减少对客户的响应时间并降低成本。然而，随着人工智能与大数据操作的复杂性和广度不断提高，使现有计算机系统于内存访问、实时服务和功耗方面更费力。
技术实现思路
本案内容的一技术态样是关于一种集成电路装置，其包括：一互连元件晶粒，包括：至少一硅穿孔(Through-SiliconVia,TSV)、至少一重布线圈结构，以及多个电连接器；及多个元件晶粒，配置于该互连元件晶粒上，并通过该多个电连接器电连接至该互连元件晶粒；其中该至少一重布电路结构包括嵌入在至少一密封剂的一或多个导体，该一或多个导体电连接至设置于该互连元件晶粒的一第一表面上的多个导电端子；其中该多个元件晶粒的至少一元件晶粒是一三维集成电路(Three-DimensionalIntegratedCircuit,3DIC)，该多个元件晶粒的该至少一元件晶粒包括一或多个3DIC电连接器以键结至该多个电连接器的一相关电连接器；其中该至少一元件晶粒及该互连元件晶粒设置成一面朝面结构；及其中该至少一TSV通过从该互连元件晶粒的该第一面至该互连元件晶粒的一第二表面的一连接路径，以电连接该多个元件晶粒的该至少一元件晶粒。本案内容的一技术态样是关于一种互连元件晶粒，包括：多个电连接器；至少一重布电路结构；及至少一TSV；其中该多个电连接器配置于该互连元件晶粒的一表面上；其中该至少一重布电路结构包括嵌入至少一密封剂的一或多个导体，该一或多个导体电连接配置于一第一表面上的多个导电端子；及其中该至少一TSV致能至少一连结，该至少一连结是从该互连元件晶粒的一第二面到该多个电连接器的一或多个电连接器的连结、从该互连元件晶粒的一第二面到该至少一重布电路结构的连结或其组合的其中至少一个。本案内容的一技术态样是关于一种集成晶片上系统(SystemonIntegratedChip,SOIC)的制造方法，包括：形成一或多个重布层；将该一或多个层包覆在一介电封装中，用以在一元件晶粒中形成至少一重布电路结构；在该元件晶粒的一第一面上形成一或多个电连接器；在该元件晶粒中形成至少一TSV，用以电连接该一或多个电连接器到该元件晶粒的一第二表面，用以形成一互连元件晶粒；在该互连元件晶粒的该第一表面上配置多个SOIC元件晶粒，其中该多个SOIC元件晶粒包括：至少一SOIC元件晶粒包括一记忆体胞；及一处理器与该记忆体胞耦合。附图说明以下细节描述结合附图阅读时，能最佳地理解各个方面的当前揭露内容。值得注意之处，为了根据行业中的惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可以任意增加或减小以便清楚说明与讨论。图1A至图1C是根据一些实施例的包括电连接器的一示例性元件晶粒的剖视图；图2是根据一些实施例绘示一电连接器或一元件晶粒的图示；图3A和图3B是根据一些实施例绘示一元件晶粒的电连接器的一图示；图4A和图4B是根据一些实施例绘示包括一个元件晶粒的一示例性SOICAI晶片架构布局的图示；图5是根据一些实施例绘示通过元件晶粒连接的一中央处理器场的一图示；图6是根据一些实施例绘示针对一AI或大数据架构而优化的SOIC封装的一图示；图7是根据一些实施例绘示用于一SOIC晶片架构的该制造的一方法的一流程图；图8是根据一些实施例绘示用于在集成晶片结构上一3D三维系统的该制造的一方法的一流程图。并入本文并构成说明书一部分的附图说明了当前揭露，并且与说明书一起进一步用于解释本揭露的原理并使相关领域的一技术人员能够制造与运用本揭露。【符号说明】为让本专利技术的上述和其他目的、特征、优点与实施例能更明显易懂，所附符号的说明如下：100：元件晶粒100A：第一表面100B：第二表面110：多个电连接器115：虚线框120：重布电路结构130：硅穿孔111：间距120A：多个导线120B：多个导线120C：多个导线120D：多个导线120E：多个导线120F：多个导线120G：多个导线121：密封剂210：电连接器242：晶粒、元件晶粒243：晶粒、元件晶粒311：通道至通道间距离312：通道至通道间距离313：球连接器对323：球连接器对400：集成电路封装、封装组件411：多个电连接器415：多个连接区域440：多个封装组件441：记忆体元件晶粒442：处理器元件晶粒443：处理器元件晶粒444：记忆体元件晶粒500：CPU封装510：多个电连接器、连接器541：多个处理器542：多个处理器543：多个处理器544：多个处理器600：SOIC架构610：多个电连接器611：多个电连接器630：多个硅穿孔631：关键连接路径641：记忆体晶粒642：记忆体晶粒643：记忆体晶粒644：记忆体晶粒645：逻辑晶粒700：制造方法，方法702：操作704：操作706：操作708：操作800：制造方法，方法802：操作804：操作806：操作808：操作W：宽度CPU：中央处理器CPU1：中央处理器1CPU2：中央处理器2CPU3：中央处理器3CPU4：中央处理器4X：距离Y：距离具体实施方式以下揭露提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定示例用以简化本揭露。当然，这些仅仅是示例，而非用于限制。另外，此当前揭露可以在各种示例中重复参考数字和/或字母。该重复本身并不指示所讨论的各种实施例和/或配置间的一关系。这里指出，说明书中对“一个实施例”，“一实施例”，“一示例性实施例”，“示例性”等的引用指示所描述的实施例可以包括一特定特征、结构或特性，但每个实施例可能不需要包括此特定特征、结构或特性。再者，这样的短语不必要指至相同的实施例。此外，无论是否明确描述的结合实施例描述特定特征、结构或特性，凡是结合其他实施例来实现这种特征、结构或特性皆属本领域技术人员的知识范围之内。本文的措词或术语能被理解为是为了描述而非限制的目的，如此将由相关领域的技术人员根据本文的教导进行解释本说明书的术语或措词。如本本文档来自技高网...

【技术保护点】
1.一种集成电路装置，其特征在于，包括：/n一互连元件晶粒，包括：至少一硅穿孔、至少一重布线圈结构以及多个电连接器；及/n多个元件晶粒，配置于该互连元件晶粒上，并通过该多个电连接器电连接至该互连元件晶粒；/n其中该至少一重布电路结构包括嵌入在至少一密封剂的一或多个导体，该一或多个导体电连接至设置于该互连元件晶粒的一第一表面上的多个导电端子；/n其中该多个元件晶粒的至少一元件晶粒是一三维集成电路，该多个元件晶粒的该至少一元件晶粒包括一或多个三维集成电路电连接器以键结至该多个电连接器的一相关电连接器；/n其中该至少一元件晶粒及该互连元件晶粒设置成一面朝面结构；及/n其中该至少一硅穿孔通过从该互连元件晶粒的该第一面至该互连元件晶粒的一第二表面的一连接路径，以电连接该多个元件晶粒的该至少一元件晶粒。/n

【技术特征摘要】
20181128 US 62/772,380;20190906 US 16/562,5401.一种集成电路装置，其特征在于，包括：
一互连元件晶粒，包括：至少一硅穿孔、至少一重布线圈结构以及多个电连接器；及
多个元件晶粒，配置于该互连元件晶粒上，并通过该多个电连接器电连接至该互连元件晶粒；
其中该至少一重布电路结构包括嵌入在至少一密封剂的一或多个导体，该一或多个导体电连接至设置于该互连元件晶粒的一第一表面上的多个导电端子；
其中该多个元件晶粒的至少一元件晶粒是一三维集成电路，该多个元件晶粒的该至少一元件晶粒包括一或多个三维集成电路电连接器以键结至该多个电连接器的一相关电连接器；
其中该至少一元件晶粒及该互连元件晶粒设置成一面朝面结构；及
其中该至少一硅穿孔通过从该互连元件晶粒的该第一面至该互连元件晶粒的一第二表面的一连接路径，以电连接该多个元件晶粒的该至少一元件晶粒。


2.根据权利要求1所述的集成电路装置，其特征在于，介于该多个电连接器的每个电连接器之间的一间距是小于或等于9微米。


3.根据权利要求1所述的集成电路装置，其特征在于，该三维集成电路包括多个记忆体晶粒堆叠成一面朝背结构。


4.一种互连元件晶粒，其特征在于，包括：
多个电连接器；
至少一重布电路结构；及
至少一硅穿孔；
其中该多个电连接器配置于该互连元件晶粒的一表面上；
其中该至少一重布电路结构包括嵌入至少一密封剂的一或多个导体，该一或多个导体电连接配置于一第一表面上的多个导电端子；及
其中该至少一硅穿孔致能至少一连结，该至少一连结是从该互连元件晶粒的一第二面到该多个电连接器的一或多个电连接器的连结、从该互连元件晶粒的一第二面到该至少一重布电路结构的连结或其组合的其中至少一个。


5.根据权利要求4所述的互连元件晶粒，其特征在于，该互连元件晶粒通过该多个电连接器、该至少一重布电路结构或其组合的至少一个电连接至一第一元件...

【专利技术属性】
技术研发人员：张丰愿，刘钦洲，钱清河，叶政宏，李惠宇，黄博祥，郑儀侃，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71