半导体结构及其形成方法技术

本公开涉及半导体结构及其形成方法，提供了垂直内连线结构及其形成方法。可以通过用导电材料层部分填充穿过一个或多个介电层的第一开口来形成垂直内连线结构。于介电层中形成第二开口，使得在部分填充导电材料层后的第一开口的深度接近第二开口的深度。然后可以同时填充第一开口及第二开口的剩余部分。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术实施例涉及半导体技术，特别涉及一种垂直内连线部件及其形成方法。
技术介绍
半导体产业通过半导体技术的创新，不断增加集成电路(ICs)中电子组件(例如晶体管、二极管、电阻器、及电容器)及内连线部件(例如接点、导孔、及导线)的密度，上述的创新例如多重图案化以减少线条、空间、及孔洞的最小特征尺寸；三维晶体管(例如，鳍式场效晶体管(FinFET))及更高数量的内连线层。将半导体装置微缩化至较小尺寸可增加主动电子组件的本征(intrinsic)速度及封装密度。通过在设计主动元件方面取得的进步可以达到减少内连线层的特征尺寸，同时增加内连线部件的密度，来实现集成电路的更高性能及更大功能，同时通过创新的结构、材料、及制程技术来限制随之而来的寄生电阻及电容的上升。
技术实现思路
一种形成半导体结构的方法，此方法包括：于基板上形成第一介电层；于第一介电层中形成第一导电部件，第一导电部件电性连接至第一导电区；形成第二介电层于第一介电层及第一导电部件之上；延伸穿过第一介电层及第二介电层形成第一开口，暴露第二导电区；于第一开口中形成第一导电材料；在第一开口中的第一导电材料之上形成第二导电材料；形成图案化遮罩于第二介电层之上，图案化遮罩覆盖第一开口以及暴露垂直于第一导电部件之上的第二介电层的区域；使用图案化遮罩作为遮罩，于第二介电层中形成第二开口，第二开口暴露第一导电部件的一部分；去除图案化遮罩；以及于第一开口及第二开口中沉积第三导电材料，第三导电材料填充第一开口及第二开口。一种形成半导体结构的方法，此方法包括：于基板上形成第一介电层；于第一介电层中形成第一导电部件；形成第二介电层于第一介电层及第一导电部件之上；延伸穿过第一介电层及第二介电层形成第一开口；沿着第一开口的底部沉积第一导电材料，于第一开口中的第二介电层的侧壁没有第一导电材料；形成第二导电材料于第一导电材料之上，其中在第一开口中的第二介电层的侧壁的至少一部分没有第二导电材料；形成图案化遮罩于第二介电层之上，图案化遮罩覆盖第一开口以及暴露垂直于第一导电部件之上的第二介电层的区域；从图案化遮罩暴露的区域去除第二介电层的一部分，去除第二介电层的部分形成第二开口，第二开口暴露第一导电部件的一部分；移除图案化遮罩；以及沉积第三导电材料，第三导电材料填充第一开口及第二开口，其中第一导电部件以及于第二开口中的第三导电材料形成第一导电元件，其中第一导电材料、第二导电材料、以及于第一开口中的第三导电材料形成第二导电元件。一种半导体结构，包括：第一介电层，于基板上；第二介电层，于第一介电层之上；第一导电元件，延伸穿过第一介电层及第二介电层，第一导电元件包括：第一导电部件，于第一介电层中，连接至第一电极；以及第一导电部件，于第一介电层中，连接至第一电极；以及第二导电元件，延伸穿过第一介电层及第二介电层，第二导电元件包括：下导电层，连接至第二电极；以及中间导电层，于下导电层之上；以及上导电层，于第二介电层中，其中中间导电层介于上导电层及下导电层之间，其中于第二导电元件的上导电层中的导电材料与第一导电元件的第二导电部件为相同材料，其中上导电层、第二导电部件、以及第二介电层的上表面是平面的。附图说明以下将配合说明书附图详述本专利技术实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本专利技术实施例的特征。图1至图9是根据本专利技术的一些实施例，示出半导体装置制造的各种中间阶段，其接点将栅极电极连接至导线的剖面示意图。附图标记说明：11～接触蚀刻停止层21、111～蚀刻停止层50～基板54～源极/漏极区58～鳍片60～鳍式场效晶体管62～浅沟槽隔离区63～第一开口64～导电栅极层66～栅极介电层68～高介电常数金属栅极结构70～下层间介电层72～间隔物74～源极/漏极接触插塞75～第一导电材料76～第一层间介电层77～第二导电材料78～第二层间介电层80～上层间介电层83～遮罩85～第二开口88～源极/漏极接触导孔、第三导电材料89～栅极接触导孔、第三导电材料90～源极/漏极接点92～栅极接点100～第一金属内连线层108～第一金属线110～第一金属间介电层具体实施方式以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本专利技术实施例的说明。当然，这些仅仅是范例，并非用以限定本专利技术实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本专利技术实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。再者，其中可能用到与空间相对用词，例如“在……之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。本公开描述在晶体管栅极及源极/漏极接点的情况中的实施例。总体而言，接点是指包括一个或多个垂直导电部件的导电路径，该垂直导电部件将形成于半导体基板上的电子装置(例如，晶体管)的电极，物理及电性连接到接点上方的内连线结构的导电元件。本文所述的范例栅极及源极/漏极接点提供了如此的导电路径，电流可以穿过该导电路径于鳍式场效晶体管(鳍形3维金属氧化物半导体场效晶体管(MOSFET))的栅极电极和第一金属(M1)线之间垂直流动。范例接点的垂直导电部件嵌入绝缘层中(称为层间介电质(ILD)层)，并插在鳍式场效晶体管及第一金属线之间。通过使用适当设计的多步骤间隙填充技术，本文所述的实施例可以增强间隙填充能力并降低用导电材料填充介电层中的深孔及浅孔两者的制造成本。一些实施例可能特别有利于形成小直径(例如，约10纳米至约20纳米，例如约15纳米)、高深宽比(例如，约2至约5，例如约3.5)、具有低接触电阻(Rc)的垂直导电接点。在一些实施例中，可以通过不使用导电衬层来形成具有垂直导电结构的接点来获得低接触电阻。导电衬层可以增加接触电阻，因为通常，衬层材料的电阻率相对高于使用在导体核心中的导电填充材料的电阻率。然而，在一些其他实施例中，可以存在导电衬层。尽管下文是在形成范例多层内连线系统的栅极接点的脉络中讨论形成接点方法的各面向，在其它实施例中可将本公开的各面向应用在其它导电结构、其他电子装置以及其它多层内连线系统的面向。本文档来自技高网...

【技术保护点】
1.一种形成半导体结构的方法，该方法包括：/n于一基板上形成一第一介电层；/n于该第一介电层中形成一第一导电部件，该第一导电部件电性连接至一第一导电区；/n形成一第二介电层于该第一介电层及该第一导电部件之上；/n延伸穿过该第一介电层及该第二介电层形成一第一开口，暴露一第二导电区；/n于该第一开口中形成一第一导电材料；/n在该第一开口中的该第一导电材料之上形成一第二导电材料；/n形成一图案化遮罩于该第二介电层之上，该图案化遮罩覆盖该第一开口以及暴露垂直于该第一导电部件之上的该第二介电层的一区域；/n使用该图案化遮罩作为一遮罩，于该第二介电层中形成一第二开口，该第二开口暴露该第一导电部件的一部分；/n去除该图案化遮罩；以及/n于该第一开口及该第二开口中沉积一第三导电材料，该第三导电材料填充该第一开口及该第二开口。/n

【技术特征摘要】
20181129 US 62/772,950;20190510 US 16/408,5841.一种形成半导体结构的方法，该方法包括：
于一基板上形成一第一介电层；
于该第一介电层中形成一第一导电部件，该第一导电部件电性连接至一第一导电区；
形成一第二介电层于该第一介电层及该第一导电部件之上；
延伸穿过该第一介电层及该第二介电层形成一第一开口，暴露一第二...

【专利技术属性】
技术研发人员：黄柏瑜，林诗哲，王朝勋，赵高毅，王美匀，张峰瑜，林睿哲，高承远，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71