【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
技术介绍
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联，采用伪沟道柱提供机械支撑。在现有技术中，沟道柱与伪沟道柱是采用相同工艺共同完成的，因此，伪沟道柱与沟道柱的结构相似，并与衬底形成电连接。然而伪沟道柱是用于提供机械支撑的，与衬底电连接后会形成无关的电路，增加器件功耗。此外，伪沟道柱在与衬底形成电连接的步骤中会用到刻蚀工艺，长时间的刻蚀会造成伪沟道孔侧壁损伤，使得栅极导体层穿过栅...
【技术保护点】
1.一种3D存储器件的制造方法，包括：/n在衬底上形成叠层结构，包括交替堆叠的多个栅极导体层与层间绝缘层；/n形成贯穿所述叠层结构的沟道孔与伪沟道孔；/n分别在所述沟道孔与所述伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，所述衬底与所述半导体牺牲层至少被所述栅介质层、所述电荷存储层以及所述隧穿介质层分隔；/n在所述伪沟道孔中形成阻挡层，所述阻挡层覆盖所述伪沟道孔中的半导体牺牲层；/n去除所述沟道孔底部的部分半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层形成通孔；/n在所述沟道孔与所述通孔的内表面形成沟道层，所述沟道层与所述衬底电连接，/n其中...
【技术特征摘要】
1.一种3D存储器件的制造方法，包括：
在衬底上形成叠层结构，包括交替堆叠的多个栅极导体层与层间绝缘层；
形成贯穿所述叠层结构的沟道孔与伪沟道孔；
分别在所述沟道孔与所述伪沟道孔的内表面形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，所述衬底与所述半导体牺牲层至少被所述栅介质层、所述电荷存储层以及所述隧穿介质层分隔；
在所述伪沟道孔中形成阻挡层，所述阻挡层覆盖所述伪沟道孔中的半导体牺牲层；
去除所述沟道孔底部的部分半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层形成通孔；
在所述沟道孔与所述通孔的内表面形成沟道层，所述沟道层与所述衬底电连接，
其中，在形成所述通孔时，所述阻挡层至少保护位于所述伪沟道孔底部的半导体牺牲层、隧穿介质层、电荷存储层以及栅介质层不被去除。
2.根据权利要求1所述的制造方法，在所述伪沟道孔中填充所述阻挡层之前，还包括在所述叠层结构上形成介电层，封闭所述沟道孔，
其中，在形成所述介电层在形成所述阻挡层后被去除。
3.根据权利要求2所述的制造方法，其中，形成所述介电层的方法包括化学气相沉积。
4.根据权利要求2所述的制造方法，其中，形成所述介电层的材料包括硅酸乙酯。
5.根据权利要求2所述的制造方法，去除所述阻挡层的方法包括干法刻蚀和/或湿法刻蚀和/或化学机械研磨。
6.根据权利要求1所述的制造方法，在形成沟道层所述沟道层之前，还包括去除所述沟道孔中的半导体牺牲层，
其中，在去除所述沟道孔中的半导体牺牲层时，所述阻挡层至少保护被覆盖的所述半导体牺牲层不被去除。
7.根据权利要求1所述的制造方法，在形成堆叠的栅介质层、电荷存储层、隧穿介质层以及半导体牺牲层，还包括在所述沟道孔和所述伪沟道孔底部形成与所述衬底接触的外延层，
其中，所述沟道层与所述外延层接触。
8.根据权利要求1所述的制造方法，其中，所述阻挡层的材料包括氧化物或旋涂碳。
9.根据权利要求1-8任一所述的制造方法，其中，至少位于所述沟道孔中的栅介质层、电荷存储层、隧穿介质层以及沟道层构成沟道柱，至少位于所述伪沟...
【专利技术属性】
技术研发人员：李思晢，卢峰，高晶，周文斌，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42
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