半导体存储装置制造方法及图纸

实施方式提供一种能够提高动作性能的半导体存储装置。实施方式的半导体存储装置具备：多个第1导电层(34)、(35_0)～(35_3)、(36)，在第1方向上积层，并分别沿着与第1方向交叉的第2方向及第3方向延伸；多个存储柱(MP)，设置在多个第1导电层的硅部，且在硅部分别沿着第1方向延伸；及多个接触插塞(CP1)，设置在多个第1导电层的第2金属部，并分别沿着第1方向延伸；所述多个第1导电层(34)、(35_0)～(35_3)、(36)分别具有：一对第1金属部，分别沿着第2方向延伸且相互隔开地设置，且包含金属；硅部，设置在一对第1金属部之间，且包含硅；及第2金属部，设置在硅部的第2方向的至少一端，在一对第1金属部之间沿着第3方向延伸并电连接在第1金属部，且包含金属。

Semiconductor storage device

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2018-175627号(申请日：2018年9月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置。
技术介绍
已知存储单元三维排列而成的半导体存储装置。
技术实现思路
实施方式提供一种能够提高动作可靠性的半导体存储装置。实施方式的半导体存储装置具备：多个第1导电层，在第1方向上积层，并分别沿着与所述第1方向交叉的第2方向及第3方向延伸；多个存储柱，设置在所述多个第1导电层的所述硅部，并分别在所述硅部沿着所述第1方向延伸；及多个接触插塞，设置在所述多个第1导电层的所述第2金属部，并分别沿着所述第1方向延伸；所述多个第1导电层分别具有：一对第1金属部，分别沿着所述第2方向延伸并相互隔开地设置，且包含金属；硅部，设置在所述一对第1金属部之间，且包含硅；及第2金属部，设置在所述硅部的所述第2方向的至少一端，在所述一对第1金属部之间沿着所述第3方向延伸并电连接在所述第1金属部，且包含金属。附图说明图1是表示第1实施方式的半导体存储装置的电路构成的框图。图2是表示第1实施方式中的区块的电路图。图3是第1实施方式的半导体存储装置的俯视图。图4是沿着图3中的A-A'线的剖视图。图5是沿着图3中的B-B'线的剖视图。图6是第1实施方式中的存储柱的剖视图。图7是第1实施方式中的字线的俯视图。图8A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图8B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图9A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图9B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图10A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图10B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图11A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图11B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图12A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图12B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图13A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图13B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图14A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图14B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图15A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图15B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图16A是第1实施方式的半导体存储装置的各制造步骤中的沿着A-A'线的剖视图。图16B是第1实施方式的半导体存储装置的各制造步骤中的沿着B-B'线的剖视图。图17(a)～(f)是第1实施方式、及比较例1、2中的字线的俯视图及电路图。图18是第2实施方式的半导体存储装置的沿着A-A'线的剖视图。图19是第2实施方式的半导体存储装置的沿着B-B'线的剖视图。具体实施方式以下，参照图式对实施方式进行说明。在以下的说明中，对于具有相同功能及构成的构成要素，标注共通的参照符号。另外，以下所示的各实施方式例示用来使该实施方式的技术思想具体化的装置及方法，并非将构成零件的材质、形状、构造、配置等限定于下述情况。各功能区块能够作为硬件、计算机软件中的任一个或将两者组合而成的部件来实现。各功能区块并非必须如以下的例子那样进行区别。例如，一部分功能可以通过与例示的功能区块不同的功能区块来执行。进而，也可以将例示的功能区块进而分割成精细功能子区块。此处，作为非易失性半导体存储装置，列举将存储单元晶体管积层在半导体衬底的上方而成的三维积层型NAND(NOTAND，与非)型闪速存储器为例子来进行说明。1.第1实施方式以下，对第1实施方式的半导体存储装置进行说明。1.1半导体存储装置的电路区块构成首先，对第1实施方式的半导体存储装置的电路区块构成进行说明。图1是表示第1实施方式的半导体存储装置的电路构成的框图。作为半导体存储装置的NAND型闪速存储器10具备存储单元阵列11、行解码器12、驱动器13、读出放大器14、地址寄存器15、指令寄存器16、及定序器17。另外，例如在NAND型闪速存储器10，经由NAND总线将控制器20连接在外部。控制器20对NAND型闪速存储器10进行存取，并控制NAND型闪速存储器10。1.1.1各区块的构成存储单元阵列11具备包含与行及列建立对应的多个非易失性存储单元的多个区块BLK0、BLK1、BLK2、…BLKn(n为0以上的整数)。以下，当记为区块BLK时，表示各区块BLK0～BLKn。存储单元阵列11存储由控制器20提供的数据。以下对存储单元阵列11及区块BLK的详细内容进行说明。行解码器12选择区块BLK中的任一个，进而选择已选择的区块BLK中的字线。以下对行解码器12的详细内容进行说明。驱动器13经由行解码器12对已选择的区块BLK供给电压。读出放大器14在读出数据时，将从存储单元阵列11读出的数据DAT放大，并进行必要的运算。接下来，将该数据DAT输出给控制器20。读出放大器14在写入数据时，将从控制器20接收到的写入数据DAT传送给存储单元阵列11。地址寄存器15保存从控制器20接收到的地址ADD。地址ADD包含指定动作对象的区块BLK的区块地址、及指示经指定的区块内的动作对象的字线的页地址。指令寄存器16保存从控制器20接收到的指令CMD。指令CMD例如包含命令定序器17进行写入动作的写入指令、及命令定序器17进行读出动作的读出指令等。定序器17基于指令寄存器16中所保存的指令CMD，控制NAND型闪速存储器10的动作。具体来说，定序器17基于指令寄存器16中所保存的写入指令控制行解码器12、驱动器13、及读出放大器14，对由地址ADD所指定的多个存储单元晶体管进行写入。另外，定序器17基于指令寄存器16中所保存的读出指令控制行解码器12、驱动器13、及读出放大器14，从由地址ADD指定的多个存储单元晶体管进行读出。如上所述，在NAND型闪速存储器10，经由NAND总线连接着控制器20。NAND总线进行依据NAND介面的信号的发送及接收。具体来说，NAND总线例如包含对芯片使能信号CEn、指令锁存使能信号CL本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n多个第1导电层，在第1方向上积层，并沿着与所述第1方向交叉的第2方向及第3方向分别延伸，且分别具有：一对第1金属部，分别沿着所述第2方向延伸且相互隔开地设置，且包含金属；硅部，设置在所述一对第1金属部之间，且包含硅；及第2金属部，设置在所述硅部的所述第2方向的至少一端，在所述一对第1金属部之间沿着所述第3方向延伸并电连接在所述第1金属部，且包含金属；/n多个存储柱，设置在所述多个第1导电层的所述硅部，并分别在所述硅部沿着所述第1方向延伸；以及/n多个接触插塞，设置在所述多个第1导电层的所述第2金属部，并分别沿着所述第1方向延伸。/n

【技术特征摘要】
20180920 JP 2018-1756271.一种半导体存储装置，具备：
多个第1导电层，在第1方向上积层，并沿着与所述第1方向交叉的第2方向及第3方向分别延伸，且分别具有：一对第1金属部，分别沿着所述第2方向延伸且相互隔开地设置，且包含金属；硅部，设置在所述一对第1金属部之间，且包含硅；及第2金属部，设置在所述硅部的所述第2方向的至少一端，在所述一对第1金属部之间沿着所述第3方向延伸并电连接在所述第1金属部，且包含金属；
多个存储柱，设置在所述多个第1导电层的所述硅部，并分别在所述硅部沿着所述第1方向延伸；以及
多个接触插塞，设置在所述多个第1导电层的所述第2金属部，并分别沿着所述第1方向延伸。


2.根据权利要求1所述的半导体存储装置，其中所述第1导电层的所述第2金属部在第2方向上的长度长于所述接触插塞的外径。


3.根据权利要求1或2所述的半导体存储装置，其中所述第1导电层的所述第2金属部在所述...

【专利技术属性】
技术研发人员：大鸟博之，背户暁志，福岛崇，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP