存储器单元和形成存储器电路的方法技术

存储器单元包括第一和第二上拉晶体管、第一和第二传输门晶体管和金属接触件。第一上拉晶体管具有在第一方向上延伸的第一有源区域。第一传输门晶体管具有在第一方向上延伸的第二有源区域，并且第二有源区域在第二方向上与第一有源区域分隔开。第二有源区域与第一有源区域相邻。第二传输门晶体管耦合至第二上拉晶体管。金属接触件在第二方向上延伸，并且从第一有源区域延伸至第二有源区域。金属接触件耦合第一上拉晶体管和第一传输门晶体管的漏极。第一和第二传输门晶体管以及第一和第二上拉晶体管是四晶体管存储器单元的部分。本发明专利技术的实施例还涉及形成存储器电路的方法。

Memory unit and method of forming memory circuit

【技术实现步骤摘要】
存储器单元和形成存储器电路的方法
本专利技术的实施例涉及存储器单元和形成存储器电路的方法。
技术介绍
半导体集成电路(IC)工业已经产生了各种各样的数字器件以解决许多不同领域中的问题。这些数字器件中的一些(诸如存储器宏)配置为用于存储数据。随着IC变得越来越小和越来越复杂，这些数字器件内的导线的电阻也会发生变化，从而影响这些数字器件的工作电压和整体IC性能。
技术实现思路
本专利技术的实施例提供了一种存储器单元，包括：第一上拉晶体管，具有第一有源区域，所述第一有源区域在第一方向上延伸并且位于第一层级上；第一传输门晶体管，具有在所述第一方向上延伸的第二有源区域，所述第二有源区域位于所述第一层级上，并且在不同于所述第一方向的第二方向上与所述第一有源区域分隔开，并且所述第二有源区域与所述第一有源区域相邻；第二上拉晶体管；第二传输门晶体管，耦合至所述第二上拉晶体管；以及第一金属接触件，在所述第二方向上延伸，并且从所述第一有源区域延伸至所述第二有源区域，所述第一金属接触件位于不同于所述第一层级的第二层级上，所述第一金属接触件将所述第一上拉晶体管的漏极电耦合至所述第一传输门晶体管的漏极；其中，所述第一传输门晶体管、所述第二传输门晶体管、所述第一上拉晶体管和所述第二上拉晶体管是四晶体管(4T)存储器单元的部分。本专利技术的另一实施例提供了一种形成存储器电路的方法，所述方法包括：由处理器生成所述存储器电路的布局设计，所述布局设计具有单元边界，其中，生成所述布局设计包括：生成对应于制造第一下拉晶体管的第一有源区域的第一有源区域布局图案，所述第一有源区域布局图案在第一方向上延伸，并且位于第一层级上；生成对应于制造第一传输门晶体管的第二有源区域的第二有源区域布局图案，所述第二有源区域布局图案在所述第一方向上延伸，位于所述第一层级上，并且在与所述第一方向不同的第二方向上与所述第一有源区域布局图案分隔开；生成对应于制造第二下拉晶体管的第三有源区域的第三有源区域布局图案，所述第三有源区域布局图案在所述第一方向上延伸，位于所述第一层级上，并且耦合至所述第一有源区域布局图案；生成对应于制造第二传输门晶体管的第四有源区域的第四有源区域布局图案，所述第四有源区域布局图案在所述第一方向上延伸，位于所述第一层级上，在所述第二方向上耦合至所述第三有源区域布局图案，并且在所述第一方向上与所述第二有源区域布局图案分隔开；生成对应于制造第一金属接触件的第一金属接触件布局图案，所述第一金属接触件布局图案在所述第二方向上延伸，与存储器单元的单元边界和所述第一有源区域布局图案重叠，并且位于与所述第一层级不同的第二层级上，并且所述第一金属接触件电耦合至所述第一下拉晶体管的源极；以及生成对应于制造第二金属接触件的第二金属接触件布局图案，所述第二金属接触件布局图案在所述第二方向上延伸，与所述存储器单元的所述单元边界和所述第三有源区域布局图案重叠，并且位于所述第二层级上，并且所述第二金属接触件电耦合至所述第二下拉晶体管的源极；以及基于所述布局设计制造所述存储器电路，所述存储器电路是四晶体管(4T)存储器单元，所述四晶体管存储器单元包括所述第一传输门晶体管、所述第二传输门晶体管、所述第一下拉晶体管和所述第二下拉晶体管。本专利技术的又一实施例提供了一种存储器单元，包括：第一下拉晶体管，具有在第一方向上延伸并且位于第一层级上的第一有源区域；第一传输门晶体管，具有在所述第一方向上延伸的第二有源区域，所述第二有源区域位于所述第一层级上，并且在不同于所述第一方向的第二方向上与所述第一有源区域分隔开；第二下拉晶体管，具有在所述第一方向上延伸的第三有源区域，所述第三有源区域位于所述第一层级上，并且在所述第一方向上与所述第一有源区域分隔开；第二传输门晶体管，具有在所述第一方向上延伸的第四有源区域，所述第四有源区域位于所述第一层级上，在所述第二方向上与所述第三有源区域分隔开，并且在所述第一方向上与所述第二有源区域分隔开；第一金属接触件，在所述第二方向上延伸，并且从所述第一有源区域延伸至所述第二有源区域，所述第一金属接触件位于不同于所述第一层级的第二层级上，所述第一金属接触件将所述第一下拉晶体管的漏极电耦合至所述第一传输门晶体管的漏极；以及第二金属接触件，在所述第二方向上延伸，并且从所述第三有源区域延伸至所述第四有源区域，所述第二金属接触件位于所述第二层级上，并且将所述第二下拉晶体管的漏极电耦合至所述第二传输门晶体管的漏极，其中，所述第一传输门晶体管、所述第二传输门晶体管、所述第一下拉晶体管和所述第二下拉晶体管是四晶体管(4T)存储器单元的部分。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A是根据一些实施例的存储器宏的电路图。图1B是根据一些实施例的存储器单元的电路图。图1C是根据一些实施例的存储器单元的电路图。图2A、图2B和图2C是根据一些实施例的布局设计的图。图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H和图3I是根据一些实施例的至少一个集成电路的图。图4A和图4B是根据一些实施例的布局设计的图。图5是根据一些实施例的集成电路的图。图6A是根据一些实施例的制造集成电路的方法的流程图。图6B是根据一些实施例的生成存储器阵列电路的布局设计的方法的流程图。图7是根据一些实施例的用于设计集成电路布局设计的系统的框图。图8是根据一些实施例的集成电路(IC)制造系统和与其相关联的IC制造流程的框图。图9示出了制造系统的框图。图10A至图10B示出了掩模制造方法的流程图。图11示出了控制掩模制造的方法的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。预期其他组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本专利技术可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。根据一些实施例，存储器单元包括第一和第二上拉晶体管、第一和第二传输门晶体管以及本文档来自技高网...

【技术保护点】
1.一种存储器单元，包括：/n第一上拉晶体管，具有第一有源区域，所述第一有源区域在第一方向上延伸并且位于第一层级上；/n第一传输门晶体管，具有在所述第一方向上延伸的第二有源区域，所述第二有源区域位于所述第一层级上，并且在不同于所述第一方向的第二方向上与所述第一有源区域分隔开，并且所述第二有源区域与所述第一有源区域相邻；/n第二上拉晶体管；/n第二传输门晶体管，耦合至所述第二上拉晶体管；以及/n第一金属接触件，在所述第二方向上延伸，并且从所述第一有源区域延伸至所述第二有源区域，所述第一金属接触件位于不同于所述第一层级的第二层级上，所述第一金属接触件将所述第一上拉晶体管的漏极电耦合至所述第一传输门晶体管的漏极；/n其中，所述第一传输门晶体管、所述第二传输门晶体管、所述第一上拉晶体管和所述第二上拉晶体管是四晶体管(4T)存储器单元的部分。/n

【技术特征摘要】
20180716 US 62/698,665;20190628 US 16/457,5531.一种存储器单元，包括：
第一上拉晶体管，具有第一有源区域，所述第一有源区域在第一方向上延伸并且位于第一层级上；
第一传输门晶体管，具有在所述第一方向上延伸的第二有源区域，所述第二有源区域位于所述第一层级上，并且在不同于所述第一方向的第二方向上与所述第一有源区域分隔开，并且所述第二有源区域与所述第一有源区域相邻；
第二上拉晶体管；
第二传输门晶体管，耦合至所述第二上拉晶体管；以及
第一金属接触件，在所述第二方向上延伸，并且从所述第一有源区域延伸至所述第二有源区域，所述第一金属接触件位于不同于所述第一层级的第二层级上，所述第一金属接触件将所述第一上拉晶体管的漏极电耦合至所述第一传输门晶体管的漏极；
其中，所述第一传输门晶体管、所述第二传输门晶体管、所述第一上拉晶体管和所述第二上拉晶体管是四晶体管(4T)存储器单元的部分。


2.根据权利要求1所述的存储器单元，其中：
所述第二上拉晶体管具有在所述第一方向上延伸的第三有源区域，所述第三有源区域位于所述第一层级上，并且在所述第一方向上与所述第一有源区域分隔开；
所述第二传输门晶体管具有在所述第一方向上延伸的第四有源区域，所述第四有源区域位于所述第一层级上，在所述第二方向上与所述第三有源区域分隔开，并且在所述第一方向上与所述第二有源区域分隔开，并且所述第四有源区域与所述第三有源区域相邻；并且
所述存储器单元还包括第二金属接触件，所述第二金属接触件在所述第二方向上延伸并且从所述第三有源区域延伸至所述第四有源区域，所述第二金属接触件位于所述第二层级上，并且将所述第二上拉晶体管的漏极电耦合至所述第二传输门晶体管的漏极。


3.根据权利要求2所述的存储器单元，还包括：
栅极组，所述栅极组包括：
第一栅极，在所述第二方向上延伸，与所述第一有源区域或所述第二有源区域重叠，并且位于所述第二层级上；以及
第二栅极，在所述第二方向上延伸，与所述第三有源区域或所述第四有源区域重叠，并且位于所述第二层级上。


4.根据权利要求3所述的存储器单元，还包括：
第一导电结构组，在所述第一方向上延伸并且至少与所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域或所述栅极组重叠，所述第一导电结构组的每个导电结构在至少所述第一方向或所述第二方向上与所述第一导电结构组的相邻导电结构分隔开，并且位于与所述第一层级和所述第二层级不同的第三层级上。


5.根据权利要求4所述的存储器单元，还包括：
第一通孔组，位于所述第一导电结构组与所述第一有源区域和所述第二有源区域之间，所述第一通孔组将所述第一导电结构组耦合至至少所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域或所述栅极组；并且所述第一通孔组的至少一个通孔位于所述第一导电结构组的至少一个导电结构与所述第一有源区域或所述第二有源区域中的至少一个重叠的位置处。


6.根据权利要求4所述的存储器单元，还包括：
第二导电结构组，在所述第二方向上延伸并且至少与所述第一有源区域、所述第二有源区域、所述第三有源区域、所述第四有源区域或所述第一导电结构组重叠，所述第二导电结构组的每个导电结构在所述第一方向上与所述第二导电结构组的相邻结构分隔开，并且位于与所述第一层级、所述第二层级和所述第三层级不同的第四层级上；以及
第二通孔组，位于所述第二导电结构组和所述第一导电结构组之间，所述第二通孔组将所述第二导电结构组耦合至所述第一导电结构组，并且所述第二通孔组的至少一个通孔位于所述第二导电结构组的至少一个导电结构与所述第一导电结构组中的至少一个重叠的位置处。


7.根据权利要求6所述的存储器单元，还包括：
第三导电结构组，在所述第一方向上延伸并且至少与所述第二导电结构组重叠，所述第三导电结构组的每个导电结构在所述第二方向上与所述第三导电结构组的相邻结构分隔开，并且位于与所述第一层级、所述第二层级、所述第三层级和所述第四层级不同的第五层级上；以及
第三通孔组，位于所述第三导电结构组和所述第...

【专利技术属性】
技术研发人员：藤原英弘，廖宏仁，潘显裕，林志宇，陈炎辉，奥野泰利，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71