3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括衬底；隔离层，覆盖在衬底上；叠层结构，覆盖在隔离层上，包括交替堆叠的多个栅极导体层与层间绝缘层；以及多个沟道柱，贯穿叠层结构与隔离层，其中，衬底具有多个外延部，沟道柱分别与对应的外延部接触，在外延部处，栅极导体层通过隔离层与外延结构分隔。通过将沟道柱与作为外延结构的外延部接触，和叠层结构一起提供了3D存储器件的选择晶体管和存储晶体管。与常规工艺相比，本发明专利技术实施例提供方案直接将衬底接制作成具有外延部的形式，代替了常规工艺在沟道孔底部形成与衬底接触的外延结构的方案，避免了深孔中外延结构的高度不一致、表面不平整以及离子掺杂浓度不易控制的问题。

3D memory device and its manufacturing method

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
技术介绍
半导体技术的发展方向是特征尺寸的减小和集成度的提高。对于存储器件而言，存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。该3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在3D存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联。在形成沟道柱时，在沟道孔中形成与衬底接触的外沿结构(SelectiveEpitaxialGrowth，SEG)，随着栅叠层结构堆叠的层数不断增加，沟道孔的深度也随之增加，形成的外沿结构不仅容易产生空位(void)，而且外延结构的高度、表面平整度以及离子掺杂浓度也会受工艺限制不能到达标准。因此，希望进一步改进3D存储器件的制造工艺，从而提高3D存储器件的良率。
技术实现思路
本专利技术的目的是提供一种改进的3D存储器件及其制造方法，通过直接利用衬底形成外延部，将外延部作为外延结构，解决了外延结构的高度、表面平整度以及离子掺杂浓度受工艺限制不能到达标准的问题。根据本专利技术的一方面，提供了一种3D存储器件，包括：衬底；隔离层，覆盖在所述衬底上；叠层结构，覆盖在所述隔离层上，包括交替堆叠的多个栅极导体层与层间绝缘层；以及多个沟道柱，贯穿所述叠层结构与所述隔离层，其中，所述衬底具有多个外延部，所述沟道柱分别与对应的所述外延部接触，在所述外延部处，所述栅极导体层通过所述隔离层与所述外延部分隔。优选地，所述衬底具有自所述衬底表面延伸至所述衬底中的多个凹陷，与所述凹陷相邻的所述衬底的凸起部分作为所述外延部。优选地，所述隔离层覆盖所述凹陷与所述外延部，所述隔离层的表面形貌分别与所述凹陷、所述外延部的表面形貌相同。优选地，所述多个栅极导体层包括底部栅极导体层，覆盖在位于所述凹陷中隔离层上，所述底部栅极导体层的厚度不大于所述凹陷的深度，其中，所述底部栅极导体层通过所述隔离层分别与所述衬底的凹陷与外延部分隔。优选地，所述层间介质层包括底部层间介质层，覆盖所述底部栅极导体层与所述隔离层，所述底部栅极导体层的表面的水平位置高于所述外延部。优选地，所述沟道柱包括覆盖所述沟道孔的侧壁依次形成的栅介质层、电荷存储层、隧穿介质层以及沟道层，其中，所述沟道孔贯穿所述叠层结构与所述隔离层，暴露相应的所述外延部，所述沟道层延伸至所述外延部中与所述外延部接触。根据本专利技术的另一方面，提供了一种3D存储器件的制造方法，包括：形成覆盖衬底的隔离层；形成覆盖所述隔离层的叠层结构，包括交替堆叠的多个栅极导体层与层间绝缘层；以及贯穿所述叠层结构与所述隔离层形成多个沟道柱，其中，所述衬底具有多个外延部，所述沟道柱分别与对应的所述外延部接触，在所述外延部处，所述栅极导体层通过所述隔离层与所述外延部分隔。优选地，形成多个所述外延部的步骤包括：自所述衬底的表面延伸至所述衬底中形成多个凹陷；以及将与所述凹陷相邻的所述衬底的凸起部分作为所述外延部。优选地，所述隔离层覆盖所述凹陷与所述外延部，所述隔离层的表面形貌分别与所述凹陷、所述外延部的表面形貌相同。优选地，其中，所述多个栅极导体层包括底部栅极导体层，形成所述叠层结构的步骤包括：形成覆盖所述隔离层的底部牺牲层；刻蚀所述底部牺牲层至所述凹陷中的预设深度，暴露部分覆盖所述外延部的隔离层；以及将剩余部分所述底部牺牲层替换为所述底部栅极导体层，其中，所述底部栅极导体层通过所述隔离层分别与所述衬底的凹陷与外延部分隔。优选地，所述层间介质层包括底部层间介质层，形成所述叠层结构的步骤还包括：覆盖所述底部牺牲层与所述隔离层形成所述底部层间介质层；以及对所述底部层间介质层进行平坦化处理。优选地，形成多个沟道柱的步骤包括：贯穿所述叠层结构与所述隔离层形成多个沟道孔，每个所述沟道孔暴露对应的所述外延部；覆盖所述沟道孔的底部与侧壁依次形成栅介质层、电荷存储层、隧穿介质层以及沟道层；依次贯穿位于所述沟道孔底部的所述沟道层、所述隧穿介质层、所述电荷存储层以及所述栅介质层形成接触孔；以及将所述沟道层延伸至所述接触孔的底部，使所述沟道层与所述外延部接触。优选地，所述接触孔延伸至所述外延部中。根据本专利技术实施例提供的3D存储器件及其制造方法，通过将沟道柱与作为外延结构的外延部接触，和叠层结构一起提供了3D存储器件的选择晶体管和存储晶体管。与常规工艺相比，本专利技术实施例提供方案直接将衬底接制作成具有外延部的形式，代替了常规工艺在沟道孔底部形成与衬底接触的外延结构的方案，避免了深孔中外延结构的高度不一致、表面不平整以及离子掺杂浓度不易控制的问题，还省去了常规工艺中的刻蚀后处理(PostEtchTreatment,PET)步骤。此外，本专利技术实施例提供的3D存储器件及其制造方法还通过直接覆盖外延部的表面形成隔离层，在外延部处，隔离层作为栅介质层，栅极导体层通过隔离层与外延结构分隔。与常规工艺相比，本专利技术实施例提供的方案不必对外沿结构的侧表面进行氧化形成栅介质层，避免了外延结构因原位水汽氧化(In-SituSteamGeneration,ISSG)工艺被损伤的问题，同时降低了因外延结构的损伤造成底部栅极到体层与外延结构之间的漏电风险。进一步的，由于衬底的外延部是直接利用衬底自身形成的，保证了外延部的高度与平整度，在贯穿位于沟道孔底部的沟道层、隧穿介质层、电荷存储层以及栅介质层形成接触孔时，更容易同时控制刻蚀在每个外延部上的停止位置(刻蚀深度)，在通过透射电子显微镜对外延部进行检检测时，表征刻蚀程度和效果的暗电压对比度(DarkVoltageContrast，DVC)具有显著进步。进一步的，通过直接覆盖衬底的凹陷与凸起部分(外延部)形成与衬底表面形貌相同的隔离层，该隔离层不仅作为外延结构与底部栅极导体层之间的栅介质层，还可以复用为底部栅极导体层与衬底之间的层间隔离层，即底部栅极导体层与衬底的隔离以及与外延部的隔离在同一步骤中完成，简化了3D存储器件的制作工艺。由于衬底的外延部是直接利用衬底自身形成的，保证了外延部的高度与平整度，而隔离层是直接覆盖在衬底的表面形成的，因此隔离层的平整度也可以得到保障，从而可以适当减少隔离层的厚度，在保证底部栅极导体层与外延部之间不会发生漏电的情况下，尽可能减少隔离层的厚度，从而降低了器件的整体厚度并节省了成本。因此，根据本专利技术实施例的半导体器件及其制造方法提高了产品良率和可靠性。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。图2示出3D存储器件的透视图。图3a至图3本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括：/n衬底；/n隔离层，覆盖在所述衬底上；/n叠层结构，覆盖在所述隔离层上，包括交替堆叠的多个栅极导体层与层间绝缘层；以及/n多个沟道柱，贯穿所述叠层结构与所述隔离层，/n其中，所述衬底具有多个外延部，所述沟道柱分别与对应的所述外延部接触，/n在所述外延部处，所述栅极导体层通过所述隔离层与所述外延部分隔。/n

【技术特征摘要】
1.一种3D存储器件，包括：
衬底；
隔离层，覆盖在所述衬底上；
叠层结构，覆盖在所述隔离层上，包括交替堆叠的多个栅极导体层与层间绝缘层；以及
多个沟道柱，贯穿所述叠层结构与所述隔离层，
其中，所述衬底具有多个外延部，所述沟道柱分别与对应的所述外延部接触，
在所述外延部处，所述栅极导体层通过所述隔离层与所述外延部分隔。


2.根据权利要求1所述的3D存储器件，其中，所述衬底具有自所述衬底表面延伸至所述衬底中的多个凹陷，
与所述凹陷相邻的所述衬底的凸起部分作为所述外延部。


3.根据权利要求2所述的3D存储器件，其中，所述隔离层覆盖所述凹陷与所述外延部，所述隔离层的表面形貌分别与所述凹陷、所述外延部的表面形貌相同。


4.根据权利要求2所述的3D存储器件，其中，所述多个栅极导体层包括底部栅极导体层，覆盖在位于所述凹陷中隔离层上，所述底部栅极导体层的厚度不大于所述凹陷的深度，
其中，所述底部栅极导体层通过所述隔离层分别与所述衬底的凹陷与外延部分隔。


5.根据权利要求4所述的3D存储器件，其中，所述层间介质层包括底部层间介质层，覆盖所述底部栅极导体层与所述隔离层，所述底部栅极导体层的表面的水平位置高于所述外延部。


6.根据权利要求2所述的3D存储器件，其中，所述沟道柱包括覆盖所述沟道孔的侧壁依次形成的栅介质层、电荷存储层、隧穿介质层以及沟道层，
其中，所述沟道孔贯穿所述叠层结构与所述隔离层，暴露相应的所述外延部，所述沟道层延伸至所述外延部中与所述外延部接触。


7.一种3D存储器件的制造方法，包括：
形成覆盖衬底的隔离层；
形成覆盖所述隔离层的叠层结构，包括交替堆叠的多个栅极导体层与层间绝缘层；以及
贯穿所述叠层结构与所述隔离层形成多个沟道柱，
其中，所述衬底具...

【专利技术属性】
技术研发人员：肖梦，耿静静，张慧，吴佳佳，王香凝，刘新鑫，王攀，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42