半导体器件的制作方法与半导体器件技术

本公开提供一种半导体器件的制作方法及半导体器件。方法包括：提供具有沟槽隔离结构的第一导电类型的半导体衬底；于相邻沟槽隔离结构之间的半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；其中，在进行第二次掺杂注入前先对第一次掺杂注入形成的第一掺杂区域进行预先非晶化掺杂制程，以于第一掺杂区域上表层形成轻掺杂的非晶化区域，然后于非晶化区域进行第二次掺杂注入，并进行快速热退火处理以形成第二掺杂区域；于有源区中形成字线沟槽，字线沟槽贯穿第二掺杂区域并部分贯穿第一掺杂区域；于字线沟槽中形成埋入式栅极结构。本公开提供的制作方法可以在限制LDD区域宽度的同时提高LDD区域的活化离子浓度。

Fabrication method and semiconductor device of semiconductor device

【技术实现步骤摘要】
半导体器件的制作方法与半导体器件
本公开涉及半导体制造
，具体而言，涉及一种半导体器件的制作方法与使用这种方法制造的半导体器件。
技术介绍
在DRAM(DynamicRandomAccessMemory，动态随机存取存储器)工艺结构中，最小存储单元由一个晶体管和一个存储电容组成，如图1所示。当被选字线(WordLine，WL)导通时，晶体管导通，可从位线(BitLine，BL)上读取存储在存储电容中的位信息。在DRAM工艺技术发展上，为达到最大的存储单元集成密度来降低生产成本及增快存储器单元操作速度，通常在制作存储单元中的MOSFET(存储器件)时会使用沟槽型结构设计，如图2所示。在图2中，P阱区域1靠近金属栅极2的通道长度3决定了MOSFET的操作电压大小、导通电流大小以及器件操作速度。过去，通常会通过加深N型轻掺杂漏极区4(LightlyDopedDrain，LDD)的扩散来减少通道长度，以增加导通电流大小及操作速度，然而这种方式往往会使靠近STI5(ShallowTrenchIsolation，浅沟槽隔离)的存储电容附近的电荷在栅极电压的电场作用下产生漏电流(如图2所示的漏电流路径)，减少存储电容上的电荷量，造成显着的GIDL(Gate-InducedDrainLeakage，栅致漏极泄露)效应。存储电容上的电荷量减少将造成信号误判机率增加，为了避免这些不良效应，相关技术往往通过降低LDD区域的磷掺杂剂量(<1013cm-2)的方式，在维持相同的工艺预算下来控制LDD区域的深度使其不至于引起短通道效应，这种方法增加了LDD区域的电阻，降低了导通电流，降低了器件的操作速度，存在明显缺陷。需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种半导体器件制造方法和使用这种方法制造的半导体器件，用于至少在一定程度上克服相关技术为避免短通道效应而降低LDD区域的磷离子掺杂剂量所导致的LDD区域电阻增大、电流降低等问题。根据本公开的第一方面，提供一种半导体器件的制作方法，包括：提供具有沟槽隔离结构的第一导电类型的半导体衬底；于相邻所述沟槽隔离结构之间的所述半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；其中，在进行第二次掺杂注入前先对第一次掺杂注入形成的第一掺杂区域进行预先非晶化掺杂制程，以于所述第一掺杂区域上表层形成轻掺杂的非晶化区域，然后于所述非晶化区域进行所述第二次掺杂注入，并进行快速热退火处理以形成第二掺杂区域；于所述有源区中形成字线沟槽，所述字线沟槽贯穿所述第二掺杂区域并部分贯穿所述第一掺杂区域；于所述字线沟槽中形成埋入式栅极结构。在本公开的一种示例性实施例中，所述预先非晶化掺杂制程的掺杂离子包括硅离子或锗离子，预先非晶化掺杂制程的掺杂离子注入剂量大于3e14cm-2。在本公开的一种示例性实施例中，所述预先非晶化掺杂制程中控制半导体衬底的温度<0℃。在本公开的一种示例性实施例中，所述第二次掺杂注入包括磷离子注入和砷离子注入，所述磷离子注入的深度大于所述砷离子注入的深度。在本公开的一种示例性实施例中，所述磷离子注入的剂量大于1e13cm-2，所述砷离子注入的剂量为1e14cm-2～5e14cm-2。在本公开的一种示例性实施例中，在形成所述有源区之前还包括于所述半导体衬底中形成第二导电类型的深阱区以及于所述沟槽隔离结构下方形成所述第二导电类型的阱区，所述第二导电类型的阱区位于所述第一掺杂区域的下方且连接所述沟槽隔离结构的底层与所述第二导电类型的深阱区。在本公开的一种示例性实施例中，还包括于相邻所述字线沟槽之间的所述有源区上形成位线接触区，于所述位线接触区上形成位线接触结构。在本公开的一种示例性实施例中，还包括对所述位线接触结构依次进行砷离子注入和热活化处理，以形成活化位线接触区，所述砷离子注入的剂量为1e15cm-2～4e15cm-2，所述热活化处理为快速热退火离子活化，所述快速热退火处理的处理温度为800-1000℃。在本公开的一种示例性实施例中，所述第一导电类型与所述第二导电类型相反，所述第一导电类型为P型或N型。根据本公开的第二方面，提供一种半导体器件，包括：第一导电类型的半导体衬底，所述衬底上设有沟槽隔离结构；有源区，设置于所述沟槽隔离结构之间，包括源极区域、漏极区域，所述源极区域、所述漏极区域均包括所述第一导电类型的第一掺杂区域和第二导电类型的第二掺杂区域，所述第二掺杂区域位于所述第一掺杂区域的上表层；埋入式字线结构，所述埋入式字线结构设置于所述源极区域和所述漏极区域之间并贯穿所述第二掺杂区域。在本公开的一种示例性实施例中，所述第二掺杂区域的形成过程包括：对所述第一掺杂区域注入第一剂量的半导体离子以形成非晶化区域；对所述非晶化区域进行第二导电类型离子注入制程，并进行快速热退火工艺以及固相外延再结晶工艺；其中，所述半导体离子包括硅离子或锗离子，所述半导体离子的注入剂量大于3e14cm-2。在本公开的一种示例性实施例中，所述第二导电类型离子注入制程包括磷离子注入和砷离子注入，所述磷离子注入的深度大于所述砷离子注入的深度，所述磷离子的注入剂量大于1e13cm-2，所述砷离子的注入剂量1e14cm-2～5e14cm-2。在本公开的一种示例性实施例中，所述半导体衬底包括所述第二导电类型的深阱区以及位于所述沟槽隔离结构下方的所述第二导电类型的阱区，所述阱区位于所述第一掺杂区域的下方并连接所述沟槽隔离结构的底层与所述深阱区。在本公开的一种示例性实施例中，还包括设置于相邻所述埋入式字线结构之间的所述有源区上的位线接触结构，所述位线接触结构与所述有源区的接触区包括所述第二导电类型的掺杂离子。在本公开的一种示例性实施例中，所述掺杂离子为砷，所述掺杂离子的掺杂剂量为1e15cm-2～4e15cm-2。本公开实施例提供的制作方法通过在LDD区域形成之前对P阱区域进行非晶化处理，有效限制了后续注入的磷离子和砷离子的注入深度，使得在注入大剂量的磷离子和砷离子后，新形成的LDD区域既可以保持扩散深度在安全范围内，不至于引起短通道效应，又能够具有更多的活化离子，从而降低了LDD区域的电阻、增大了导通电流、提升了存储单元的操作速度。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是DRAM存储单元的原理示意图。图2是DRAM存储本文档来自技高网...

【技术保护点】
1.一种半导体器件的制作方法，其特征在于，包括：/n提供具有沟槽隔离结构的第一导电类型的半导体衬底；/n于相邻所述沟槽隔离结构之间的所述半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；/n其中，在进行第二次掺杂注入前先对第一次掺杂注入形成的第一掺杂区域进行预先非晶化掺杂制程，以于所述第一掺杂区域上表层形成轻掺杂的非晶化区域，然后于所述非晶化区域进行所述第二次掺杂注入，并进行快速热退火处理以形成第二掺杂区域；/n于所述有源区中形成字线沟槽，所述字线沟槽贯穿所述第二掺杂区域并部分贯穿所述第一掺杂区域；/n于所述字线沟槽中形成埋入式栅极结构。/n

【技术特征摘要】
1.一种半导体器件的制作方法，其特征在于，包括：
提供具有沟槽隔离结构的第一导电类型的半导体衬底；
于相邻所述沟槽隔离结构之间的所述半导体衬底上进行两次相反导电类型掺杂剂的注入以形成有源区；
其中，在进行第二次掺杂注入前先对第一次掺杂注入形成的第一掺杂区域进行预先非晶化掺杂制程，以于所述第一掺杂区域上表层形成轻掺杂的非晶化区域，然后于所述非晶化区域进行所述第二次掺杂注入，并进行快速热退火处理以形成第二掺杂区域；
于所述有源区中形成字线沟槽，所述字线沟槽贯穿所述第二掺杂区域并部分贯穿所述第一掺杂区域；
于所述字线沟槽中形成埋入式栅极结构。


2.如权利要求1所述的制作方法，其特征在于，所述预先非晶化掺杂制程的掺杂离子包括硅离子或锗离子，预先非晶化掺杂制程的掺杂离子注入剂量大于3e14cm-2。


3.如权利要求2所述的制作方法，其特征在于，所述预先非晶化掺杂制程中控制半导体衬底的温度<0℃。


4.如权利要求1所述的制作方法，其特征在于，所述第二次掺杂注入包括磷离子注入和砷离子注入，所述磷离子注入的深度大于所述砷离子注入的深度。


5.如权利要求4所述的制作方法，其特征在于，所述磷离子注入的剂量大于1e13cm-2，所述砷离子注入的剂量为1e14cm-2～5e14cm-2。


6.如权利要求1所述的制作方法，其特征在于，在形成所述有源区之前还包括于所述半导体衬底中形成第二导电类型的深阱区以及于所述沟槽隔离结构下方形成所述第二导电类型的阱区，所述第二导电类型的阱区位于所述第一掺杂区域的下方且连接所述沟槽隔离结构的底层与所述第二导电类型的深阱区。


7.如权利要求1所述的制作方法，其特征在于，还包括于相邻所述字线沟槽之间的所述有源区上形成位线接触区，于所述位线接触区上形成位线接触结构。


8.如权利要求7所述的制作方法，其特征在于，还包括对所述位线接触结构依次进行砷离子注入和热活化处理，以形成活化位线接触区，所述砷离子注入的剂量为1e15cm-2～4e15cm-2，所述热活化处理为快速热...

【专利技术属性】
技术研发人员：蔡宗叡，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34