半导体器件制造技术

提供了半导体器件。该半导体器件包括：第一衬底；有源区域，其由第一衬底中的隔离膜限定；氧化物半导体层，其在有源区域中的第一衬底上并且不包括硅；凹陷，其在氧化物半导体层内部；以及栅极结构，其填充凹陷，包括栅电极以及在栅电极上的封盖膜，并且具有与有源区域的上表面在同一平面上的上表面。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2018年11月16日提交的韩国专利申请No.10-2018-0141232的优先权，其公开内容通过引用整体并入本文。
本公开涉及一种半导体器件。
技术介绍
随着半导体器件的集成度的不断增强，单独的电路图案变得进一步小型化以在相同尺寸的区域上实现更多的半导体器件。也就是说，半导体器件的增加的集成密度导致相对于半导体器件的组成元件的设计规则减少。正在进行用于增强多条字线被掩埋的掩埋字线阵列晶体管(BCAT)结构中的泄漏特性的研究。
技术实现思路
本公开的一方面在于提供一种半导体器件，其可通过在有源区域(ACT)的沟道区域上形成包括具有更高带隙的材料的氧化物半导体层来增强泄漏特性，从而改进可靠性。根据本公开的一些示例实施例，提供了一种半导体器件，包括：第一衬底；有源区域，其由第一衬底中的隔离膜限定；氧化物半导体层，其在有源区域中的第一衬底上并且不包括硅，该氧化物半导体层包括凹陷；以及栅极结构，其填充凹陷，包括栅电极以及在栅电极上的封盖膜，该栅极结构的上表面与有源区域的上表面在同一平面上。根据本公开的一些示例实施例，提供了一种半导体器件，包括：衬底；有源区域，其由衬底中的隔离膜限定；栅极结构，其在隔离膜和有源区域中，并且具有与有源区域的上表面在同一平面上的上表面；氧化物半导体层，其在有源区域中，接触栅极结构的侧壁的至少一部分，并且不包括硅；以及电容器，其与有源区域电连接并且在衬底的厚度方向上延伸。根据本公开的一些示例实施例，提供了一种半导体器件，包括：衬底；有源区域，其由衬底中的隔离膜限定，并且在第一方向上延伸；氧化物半导体层，其在有源区域中的衬底上，在第一方向上延伸，并且不包括硅；字线，其在隔离膜和有源区域中在不同于第一方向的第二方向上延伸；以及位线，其在隔离膜和有源区域上在不同于第一方向和第二方向的第三方向上延伸，其中，氧化物半导体层的上表面与有源区域的上表面在同一平面上。本公开旨在解决的方面不限于上面提及的那些，并且本领域技术人员基于下面提供的描述可清楚地理解上面未提及的其它方面。附图说明通过参照附图详细描述其示例实施例，本公开的以上和其它方面、特征和优点对于本领域技术人员而言将变得更显而易见，附图中：图1是根据本公开的一些示例实施例的半导体器件的示意性布局图；图2是沿图1的线I-I截取的截面图；图3至图12是示出提供以说明根据本公开的一些示例实施例的半导体器件的制造方法的中间制造阶段的示图；图13是提供以说明根据本公开的一些其它示例实施例的半导体器件的示图；图14是提供以说明根据本公开的一些其它示例实施例的半导体器件的示图；图15是提供以说明根据本公开的一些其它示例实施例的半导体器件的示图；以及图16是提供以说明根据本公开的一些其它示例实施例的半导体器件的示图。具体实施方式下面，将参照图1和图2描述根据本公开的一些示例实施例的半导体器件。图1是根据一些示例实施例的半导体器件的示意性布局图。图2是沿图1的线I-I截取的截面图。尽管在根据一些示例实施例的半导体器件的附图中举例说明了动态随机存取存储器(DRAM)，但本公开不限于此。参照图1，根据一些示例实施例的半导体器件可包括多个有源区域ACT。有源区域ACT可由布置在衬底100(图2)和氧化物半导体层102中的隔离膜105(图2)限定。随着半导体器件的设计规则减少，有源区域ACT可按照对角线或斜线的条状形式布置，如图1所示。有源区域ACT可布置为在第一方向DR1上延伸。在有源区域ACT上并跨有源区域ACT，多个栅电极可布置在第二方向DR2上。多个栅电极可彼此平行延伸。例如，多个栅电极可以是多条字线WL。字线WL可按照均匀的间距布置。字线WL的宽度或字线WL之间的间距可根据设计规则来确定。在字线WL上并正交于字线WL，可布置在第三方向DR3上延伸的多条位线BL。多条位线BL可彼此平行延伸。位线BL可按照均匀的间距布置。位线BL的宽度或位线BL之间的间距可根据设计规则来确定。在一些示例实施例中，位线BL可以以3F的间距彼此平行布置。此外，字线WL可以以2F的间距彼此平行布置。如本文所用，“F”可指示“最小光刻特征尺寸”。当位线BL和字线WL按照上述间距布置时，半导体器件可包括具有6F2的单位单元尺寸的存储器单元。根据一些示例实施例的半导体器件可包括形成在有源区域ACT上的各种触点布置。例如，各种触点布置可包括直接触点DC和掩埋触点BC。本文中，直接触点DC可指示用于将有源区域ACT电连接到位线BL的触点。掩埋触点BC可指示用于将有源区域ACT连接到电容器的下电极191(图2)的触点。在根据一些示例实施例的半导体器件中，直接触点DC可布置在有源区域ACT的中心。掩埋触点BC可布置在有源区域ACT的两端。换言之，掩埋触点BC可布置为与相邻字线WL之间和相邻位线BL之间的有源区域ACT和隔离膜105(图2)交叠。字线WL可按照掩埋在有源区域ACT中的结构形成。字线WL可跨直接触点DC或掩埋触点BC之间的有源区域ACT布置。如图1所示，两条字线WL可跨一个有源区域ACT布置。当有源区域ACT布置在对角线中时，字线WL可与有源区域ACT具有小于90度的角度。直接触点DC和掩埋触点BC可在有源区域ACT上对称地布置。参照图1和图2，根据一些示例实施例的半导体器件可包括衬底100、有源区域ACT、隔离膜105、多个栅极结构110、存储触点120、多个导线导电膜140、位线触点146和/或电容器190。衬底100可以是体硅或绝缘体上硅(SOI)。替代地，衬底100可以是硅衬底，或者可包括诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它材料，但本公开不限于此。在以下描述中，假设衬底100是硅衬底。隔离膜105可形成在衬底100和氧化物半导体层102中。尽管图2描绘了隔离膜105形成在布置在衬底100上的第一衬底101中，但这仅是为了说明方便。也就是说，衬底100和第一衬底101包括相同的材料，并且为了说明方便，衬底100的包括在有源区域ACT中的部分被示出为第一衬底101。隔离膜105可具有浅沟槽隔离结构，其具有器件隔离特性。隔离膜105可在第一衬底101和氧化物半导体层102中限定有源区域ACT。隔离膜105可包括例如氧化硅膜、氮化硅膜和氮氧化硅膜中的至少一种，但本公开不限于此。在根据一些示例实施例的半导体器件中，描述了隔离膜105包括氧化硅膜。尽管图2描绘了隔离膜105形成为一个绝缘膜，但这仅是为了说明方便，并且本公开不限于此。有源区域ACT可具有包括短轴和长轴的长岛形式，如图1所示。有源区域ACT可具有相对于形成在隔离膜105中的字线WL具有小于90度的角度的对角线形式。此本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一衬底；/n有源区域，其由所述第一衬底中的隔离膜限定；/n氧化物半导体层，其在所述有源区域中的所述第一衬底上并且不包括硅，所述氧化物半导体层包括凹陷；以及/n栅极结构，其填充所述凹陷，包括栅电极以及在所述栅电极上的封盖膜，所述栅极结构的上表面与所述有源区域的上表面在同一平面上。/n

【技术特征摘要】
20181116 KR 10-2018-01412321.一种半导体器件，包括：
第一衬底；
有源区域，其由所述第一衬底中的隔离膜限定；
氧化物半导体层，其在所述有源区域中的所述第一衬底上并且不包括硅，所述氧化物半导体层包括凹陷；以及
栅极结构，其填充所述凹陷，包括栅电极以及在所述栅电极上的封盖膜，所述栅极结构的上表面与所述有源区域的上表面在同一平面上。


2.根据权利要求1所述的半导体器件，其中，所述氧化物半导体层的上表面与所述栅极结构的所述上表面在同一平面上。


3.根据权利要求1所述的半导体器件，其中，所述栅电极的上表面介于所述第一衬底的上表面和所述氧化物半导体层的上表面之间。


4.根据权利要求1所述的半导体器件，其中，所述第一衬底的上表面介于所述栅电极的上表面和所述氧化物半导体层的上表面之间。


5.根据权利要求1所述的半导体器件，其中，所述凹陷通过所述氧化物半导体层延伸到所述第一衬底的内部。


6.根据权利要求1所述的半导体器件，还包括：第二衬底，其在所述氧化物半导体层上，
其中，所述凹陷通过所述第二衬底延伸到所述氧化物半导体层的内部。


7.根据权利要求6所述的半导体器件，其中，所述第二衬底的上表面与所述栅极结构的所述上表面在同一平面上。


8.根据权利要求1所述的半导体器件，其中，所述栅极结构还包括：栅极绝缘膜，其沿着所述凹陷的内壁介于所述凹陷的所述内壁和所述栅电极之间。


9.根据权利要求8所述的半导体器件，其中，所述栅极绝缘膜沿着所述凹陷的所述内壁介于所述凹陷的所述内壁和所述封盖膜之间。


10.根据权利要求1所述的半导体器件，其中，所述氧化物半导体层包括氧化铟镓锌。


11.一种半导体器件，包括：
衬底；
有源区域，其由所述衬底中的隔离膜限定；
栅极结构，其在所述隔离膜和所述有源区域中，并且具有与所述有源区域的上表面在同一平面上的上表面；
氧化物...

【专利技术属性】
技术研发人员：李东镇，金志永，金奉秀，卢弦均，郑文泳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR