半导体装置制造方法及图纸

提供了一种半导体装置，所述半导体装置包括：基底，包括在第一方向上延伸的多个有源区和与多个有源区电隔离的器件隔离区；栅极沟槽，延伸穿过多个有源区和器件隔离区；栅极结构，在多个有源区中的每个的栅极沟槽中延伸，并与栅极沟槽的相对侧壁接触；栅极介电膜，在多个有源区中的每个中形成在栅极沟槽与栅极结构之间；以及绝缘阻挡膜，设置在多个有源区中的每个中且位于栅极沟槽下方，与栅极沟槽的下表面间隔开，并且在栅极沟槽的延伸方向上延伸。

Semiconductor device

【技术实现步骤摘要】
半导体装置本申请要求于2018年11月19日在韩国知识产权局提交的第10-2018-0142514号韩国专利申请的权益，所述申请的公开通过引用全部包含于此。
专利技术构思涉及一种半导体装置，更具体地，涉及一种具有减小的漏电流、良好的开关特性和优异的可靠性的半导体装置。
技术介绍
随着半导体设备的尺寸减小，构成元件之间的间隔减小，因此过去未被认为是问题的现象已成为问题。在存储器装置中，两条相邻的信号线之间的电干扰增大的可能性增大，因此需要解决该问题的解决方案。此外，需要通过减小漏电流来确保装置的可靠性。
技术实现思路
专利技术构思提供一种具有减小的漏电流、良好的开关特性和优异的可靠性的半导体装置。专利技术构思还提供了一种用于制造该半导体装置的方法。根据一些示例，一种半导体装置包括：基底，设置有多个有源区，有源区中的每个在作为水平方向的第一方向上延伸并沿竖直方向突出；器件隔离区，使多个有源区电隔离；栅极沟槽，形成在多个有源区和器件隔离区两者中，并且延伸穿过多个有源区和器件隔离区两者；栅极结构，形成在栅极沟槽中，与栅极沟槽的相对侧壁接触，栅极结构延伸穿过多个有源区中的每个并且沿栅极沟槽的相对侧壁延伸；栅极介电膜，在多个有源区中的每个中形成在栅极沟槽表面与栅极结构之间；以及绝缘阻挡膜，设置在多个有源区中的每个中且位于栅极沟槽下方，并且与栅极沟槽的下表面间隔开。在一些示例中，绝缘阻挡膜可以在栅极沟槽的延伸方向上延伸穿过有源区中的每个。在一些示例中，绝缘阻挡膜具有在向下方向上逐渐变细的宽度。在一些示例中，绝缘阻挡膜包括气隙。附图说明通过下面结合附图的详细描述，将更清楚地理解专利技术构思的实施例，在附图中：图1是根据专利技术构思的实施例的集成电路装置的构造的示意性平面图；图2是作为DRAM装置提供的集成电路装置的示例性配置的框图；图3是根据专利技术构思的其他实施例的集成电路装置的存储器单元阵列的构造的示意性平面图；图4是用于描述图3的存储器单元区域的主要元件的布局的平面图；图5是沿着图4的线V-V'截取的用于描述根据专利技术构思的实施例的半导体装置的主要元件的一些元件的剖视图；图6是沿着图4的线VI-VI'截取的用于描述根据专利技术构思的实施例的半导体装置的主要元件的一些元件的剖视图；图7是根据专利技术构思的另一实施例的半导体装置的栅极结构和绝缘阻挡膜的图；图8示出了根据专利技术构思的另一实施例的半导体装置的栅极结构和绝缘阻挡膜；图9至图11示出了根据专利技术构思的实施例的半导体装置的沟道区；图12A至图12J是顺序示出根据实施例的制造半导体装置的方法的操作的侧剖视图；图13A是示出形成图9的沟道区的方法的侧剖视图；图13B是示出形成图10的沟道区的方法的侧剖视图；图13C是示出形成图11的沟道区的方法的侧剖视图；以及图14A和图14B是示出获得包括气隙的绝缘阻挡膜的方法的侧剖视图。具体实施方式参照附图详细描述专利技术构思的实施例。附图中相同的附图标记表示相同的元件，并且这里将省略其详细描述。图1是根据专利技术构思的实施例的集成电路装置10的构造的示意性平面图。集成电路装置10可以包括基底12，基底12包括第一区域22、围绕第一区域22的第二区域24以及位于第一区域22与第二区域24之间的界面区域26。基底12可以是晶体半导体材料并且/或者可以包括晶体半导体材料，例如，Si或Ge，或者选自SiGe、SiC、GaAs、InAs和InP之中的至少一种的化合物半导体。基底12可以包括导电区域，例如，掺杂有杂质的阱或掺杂有杂质的结构。在一些实施例中，第一区域22可以是集成电路装置10的存储器单元区域。在一些实施例中，第一区域22可以是动态随机存取存储器(DRAM)的存储器单元区域。第一区域22中的每个存储器单元可以包括连接到电容器的晶体管，或者连接到可变电阻器的开关器件。第二区域24可以是核心区域或外围电路区域(下文中，称为“外围电路区域”)。用于驱动第一区域22中的存储器单元所需的外围电路可以布置在第二区域24中。尽管未示出，但是诸如反相器链或输入/输出电路的外围电路也可以形成在第二区域24中。多条导电线可以通过界面区域26在第一区域22与第二区域24之间延伸以电连接第一区域22和第二区域24中的各种电路元件。将第一区域22与第二区域24绝缘的绝缘结构可以布置在界面区域26中。图2是作为DRAM装置提供的集成电路装置10的示例性配置的框图。参照图2，在集成电路装置10中，第一区域22可以对应于DRAM装置的存储器单元区域，第二区域24可以对应于DRAM装置的外围电路区域。在这种情况下，第一区域22还可以被识别为存储器单元阵列。第一区域22可以包括一个或更多个存储器单元区域22A。用于存储数据的多个存储器单元可以在存储器单元区域22A中布置成行和列。存储器单元中的每个可以包括单元电容器和存取晶体管。存取晶体管的栅极可以连接到沿行方向布置的多条字线中的对应一条。存取晶体管的源极和漏极中的一个可以连接到沿列方向布置的位线(其也可以用作互补位线)，并且源极和漏极中的另一个可以连接到单元电容器。取决于晶体管的操作，晶体管的源极和漏极可以承担相反的作用，因此源极和漏极中的每个在这里可以被称为源极/漏极。第二区域24可以包括行解码器52、感测放大器阵列54、列解码器56、自刷新控制电路58、命令解码器60、模式寄存器设置/扩展模式寄存器设置(MRS/EMRS)电路62、地址缓冲器64和数据输入/输出电路66。感测放大器阵列54可以包括多个感测放大器，每个感测放大器可以感测和放大存储器单元的数据并将数据存储在存储器单元中。感测放大器阵列54的感测放大器可以由交叉耦合放大器来实现，该交叉耦合放大器连接在包括在存储器单元区域22A中的对应的位线与对应的互补位线之间。来自外部装置的数据DQ可以基于地址信号ADD通过数据输入/输出电路66输入并且可以被写入存储器单元阵列22。基于地址信号ADD从存储器单元阵列22读出的数据DQ可以通过数据输入/输出电路66输出到外部。为了分配存储器单元以写入或读取数据，地址信号ADD可以输入到地址缓冲器64。地址缓冲器64可以临时存储从外部装置接收的地址信号ADD。行解码器52可以对从地址缓冲器64输出的地址信号ADD的行地址进行解码，以分配连接到存储器单元的字线以输入或输出数据。换句话说，在数据写入或读取模式中，行解码器52可以对从地址缓冲器64输出的行地址进行解码，以启用(激活)由已解码的行地址标识的对应的字线。此外，在自刷新模式中，行解码器52可以对由内部地址计数器(未示出)生成的行地址进行解码，以启用对应的字线。列解码器56可以对从地址缓冲器64输出的地址信号ADD的列地址进行解码，以分配连接到存储器单元的位线以输入或输出数据。存储器单元阵列22可以从由行地址和列地址标识的存储器单元本文档来自技高网...

【技术保护点】
1.一种半导体装置，所述半导体装置包括：/n基底，设置有多个有源区，所述多个有源区中的每个在作为水平方向的第一方向上延伸并沿竖直方向突出；/n器件隔离区，使所述多个有源区电隔离；/n栅极沟槽，形成在所述多个有源区和器件隔离区两者中，并且延伸穿过所述多个有源区和器件隔离区两者；/n栅极结构，形成在栅极沟槽中并与栅极沟槽的相对侧壁接触，栅极结构延伸穿过所述多个有源区中的每个并且沿栅极沟槽的相对侧壁延伸；/n栅极介电膜，在所述多个有源区中的每个中形成在栅极沟槽的表面与栅极结构之间；以及/n绝缘阻挡膜，设置在所述多个有源区中的每个中且位于栅极沟槽下方，与栅极沟槽的下表面间隔开，并且在栅极沟槽的延伸方向上延伸。/n

【技术特征摘要】
20181119 KR 10-2018-01425141.一种半导体装置，所述半导体装置包括：
基底，设置有多个有源区，所述多个有源区中的每个在作为水平方向的第一方向上延伸并沿竖直方向突出；
器件隔离区，使所述多个有源区电隔离；
栅极沟槽，形成在所述多个有源区和器件隔离区两者中，并且延伸穿过所述多个有源区和器件隔离区两者；
栅极结构，形成在栅极沟槽中并与栅极沟槽的相对侧壁接触，栅极结构延伸穿过所述多个有源区中的每个并且沿栅极沟槽的相对侧壁延伸；
栅极介电膜，在所述多个有源区中的每个中形成在栅极沟槽的表面与栅极结构之间；以及
绝缘阻挡膜，设置在所述多个有源区中的每个中且位于栅极沟槽下方，与栅极沟槽的下表面间隔开，并且在栅极沟槽的延伸方向上延伸。


2.根据权利要求1所述的半导体装置，其中，栅极沟槽在所述多个有源区中的每个中的深度比栅极沟槽在器件隔离区中的深度浅。


3.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜在第一方向上的尺寸小于栅极沟槽在第一方向上的尺寸。


4.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜包括氧化硅、氮化硅或氧氮化硅。


5.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜包括气隙。


6.根据权利要求1所述的半导体装置，其中，绝缘阻挡膜具有比下部宽度大的上部宽度。


7.根据权利要求1所述的半导体装置，所述半导体装置还包括：沟道区，设置在栅极沟槽的下表面与绝缘阻挡膜之间。


8.根据权利要求7所述的半导体装置，其中，沟道区包括形成在基底上的外延半导体材料。


9.根据权利要求7所述的半导体装置，其中，绝缘阻挡膜在沟道宽度方向上的尺寸与所述多个有源区中的每个在沟道宽度方向上的尺寸基本相同。


10.根据权利要求7所述的半导体装置，其中，所述多个有源区中的每个中的绝缘阻挡膜的底部的水平比位于器件隔离区中的栅极结构的下端的水平低。


11.根据权利要求7所述的半导体装置，所述半导体装置还包括：
电容器，均电连接到所述多个有源区中的对应的有源区；以及
位线，均电连接到所述多个有源区中的对应的有源区。


12.根据权利要求7所述的半导体装置，其中，沟道区具有凸的并且在绝缘阻挡膜上方朝向栅极结构突出的上表面。


13.根据权利要求7...

【专利技术属性】
技术研发人员：徐亨源，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR