【技术实现步骤摘要】
具有深沟槽隔离岛的ESD保护器件
本公开总体涉及电子器件，并且更具体地但不排他地涉及基于垂直双极晶体管的ESD保护器件。
技术介绍
对于某些器件，诸如基于双极互补金属氧化物半导体(BiCMOS)的集成电路(IC)器件，基于垂直双极的静电放电(ESD)保护器件可以用于ESD保护，特别是对于某些低压MOS器件。例如，为了实现基于NPN的ESD保护器件，可以在NPN晶体管的n集电极周围放置单个深沟槽(DT)隔离环。用于基于垂直双极的ESD保护器件的ESD保护中的优选电流路径通常穿过在器件表面处的集电极接触件与掩埋层(BL)之间的深高掺杂区域，其中BL横向地延伸，包括在基极下方，并且其中深掺杂区域的串联电阻设定ESD保护器件的钳位电压。例如，一种深高掺杂区域布置在沟槽填充之前使用成角度的离子注入以通过DT隔离环孔注入，以在连接到BL的DT隔离环边缘处形成高掺杂而又狭窄(电阻)的区域。
技术实现思路
提供本
技术实现思路
以简化形式介绍所公开概念的简要选择，这些概念在包括提供的附图的具体实施方式中进一步描述。本...
【技术保护点】
1.一种制造电子器件的方法，包括：/n在衬底的半导体表面层中形成均具有第一导电类型的第一掺杂区域和第二掺杂区域，形成具有第二导电类型的所述衬底和具有所述第一导电类型的掩埋层即BL；/n在所述半导体表面层中的所述第一掺杂区域和所述第二掺杂区域之间形成具有所述第二导电类型的第三掺杂区域；并且/n在所述第一掺杂区域内形成多个电介质结构，每个电介质结构从所述半导体表面层延伸到至少所述BL。/n
【技术特征摘要】
20181121 US 16/198,5061.一种制造电子器件的方法，包括：
在衬底的半导体表面层中形成均具有第一导电类型的第一掺杂区域和第二掺杂区域，形成具有第二导电类型的所述衬底和具有所述第一导电类型的掩埋层即BL；
在所述半导体表面层中的所述第一掺杂区域和所述第二掺杂区域之间形成具有所述第二导电类型的第三掺杂区域；并且
在所述第一掺杂区域内形成多个电介质结构，每个电介质结构从所述半导体表面层延伸到至少所述BL。
2.根据权利要求1所述的方法，其还包括形成所述第一导电类型的合并的深掺杂区域，所述合并的深掺杂区域从所述半导体表面层延伸到所述BL并跨越所述多个电介质结构。
3.根据权利要求1所述的方法，其中所述多个电介质结构各自包括电连接到所述衬底的导电芯。
4.根据权利要求1所述的方法，其中所述多个电介质结构沿垂直于从所述第二掺杂区域到与所述第一掺杂区域的接触件的方向的线进行布置。
5.根据权利要求1所述的方法，其中所述第一掺杂区域和所述第二掺杂区域分别被配置为作为双极晶体管的集电极和发射极操作，并且所述第三掺杂区域被配置为作为所述双极晶体管的基极操作。
6.根据权利要求1所述的方法，其中所述第二掺杂区域和所述第三掺杂区域以相应的第二深度和第三深度延伸到所述衬底中，并且其中所述第一掺杂区域以大于所述第二深度和所述第三深度的第一深度延伸到所述衬底中。
7.根据权利要求1所述的方法，还包括形成与所述第一掺杂区域的接触件，并且在所述多个电介质结构和所述第三掺杂区域之间不包括与所述第一掺杂区域的任何接触件。
8.一种制造电子器件的方法，包括：
在具有第二导电类型的衬底的半导体表面层中形成均具有第一导电类型的第一掺杂区域和第二掺杂区域，并且形成具有所述第一导电类型的掩埋层即BL；
在所述第一掺杂区域和所述第二掺杂区域之间形成具有所述第二导电类型的第三掺杂区域；
在所述第一掺杂区域内的所述半导体表面层中形成一排深沟槽开口即DT开口，其中所述DT开口到达所述BL；
通过所述DT开口注入所述第一导电类型的掺杂剂，从而为所述DT开口中的每一个形成从所述半导体表面层延伸到所述BL的深掺杂区域，并且，
填充所述DT开口，从而形成多个DT隔离岛，每个DT隔离岛至少包括电介质衬垫；
其中所述深掺杂区域合并成跨越所述多个DT隔离岛的合并的深掺杂区域。
9.根据权利要求8所述的方法，其还...
【专利技术属性】
技术研发人员：陈在晨，A·A·萨尔曼，B·胡，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US
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