具有深沟槽隔离岛的ESD保护器件制造技术

本申请涉及具有深沟槽隔离岛的ESD保护器件，并公开一种电子器件(100)，其包括具有第二导电类型的衬底(105)，该衬底包括具有掩埋层(BL)的半导体表面层(115)，该掩埋层(BL)具有第一导电类型。均具有第一导电类型的第一掺杂区域(例如集电极)(117)和第二掺杂区域(例如发射极)(119)在半导体表面层中，其中具有第二导电类型的第三掺杂区域(例如基极)(118)在第二掺杂区域内，其中第一掺杂区域在第三掺杂区域下方并横向于第三掺杂区域延伸。至少一排深沟槽(DT)隔离岛(125

ESD protection device with deep groove isolation island

【技术实现步骤摘要】
具有深沟槽隔离岛的ESD保护器件
本公开总体涉及电子器件，并且更具体地但不排他地涉及基于垂直双极晶体管的ESD保护器件。
技术介绍
对于某些器件，诸如基于双极互补金属氧化物半导体(BiCMOS)的集成电路(IC)器件，基于垂直双极的静电放电(ESD)保护器件可以用于ESD保护，特别是对于某些低压MOS器件。例如，为了实现基于NPN的ESD保护器件，可以在NPN晶体管的n集电极周围放置单个深沟槽(DT)隔离环。用于基于垂直双极的ESD保护器件的ESD保护中的优选电流路径通常穿过在器件表面处的集电极接触件与掩埋层(BL)之间的深高掺杂区域，其中BL横向地延伸，包括在基极下方，并且其中深掺杂区域的串联电阻设定ESD保护器件的钳位电压。例如，一种深高掺杂区域布置在沟槽填充之前使用成角度的离子注入以通过DT隔离环孔注入，以在连接到BL的DT隔离环边缘处形成高掺杂而又狭窄(电阻)的区域。
技术实现思路
提供本
技术实现思路
以简化形式介绍所公开概念的简要选择，这些概念在包括提供的附图的具体实施方式中进一步描述。本
技术实现思路
不旨在限制要求保护的主题的范围。本公开包括电子器件，该电子器件包括具有第二导电类型的衬底，该衬底包括具有BL的半导体表面层，该BL具有第一导电类型。均具有第一导电类型的第一掺杂区域(例如，集电极)和第二掺杂区域(例如，发射极)在半导体表面层中，其中第三掺杂区域(例如，基极)具有第二导电类型，其中第二掺杂区域在第三掺杂区域内。第一掺杂区域包括位于第二掺杂区域和第三掺杂区域下方并与第二掺杂区域和第三掺杂区域横向间隔开的部分。至少一排DT隔离岛在第一掺杂区域内，每个DT隔离岛包括沿沟槽侧壁从半导体表面层延伸到BL的电介质衬垫，以及从半导体表面层延伸到BL的相关联的深掺杂区域。相应的深掺杂区域被合并，以形成跨越多个DT隔离岛的合并的深掺杂区域。尽管可以预期所公开的示例提供各种器件操作参数的改进，但是除非在特定权利要求中明确记载，否则不需要特定结果。附图说明现在将参考附图，这些附图不一定按比例绘制，其中：图1A是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件和基极之间具有单排的多个DT隔离岛，并且在NPN晶体管的集电极中具有合并的深n掺杂，其中示出了可选的外部DT隔离环。图1B是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件和基极之间具有DT隔离岛，其中合并的深n掺杂示出了均放置在NPN晶体管的集电极中的彼此交错的两排DT隔离岛，并再次示出了可选的外部DT隔离环。图1C是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件与基极和发射极之间具有多个DT隔离岛，其中DT隔离岛以单排示出，还具有合并的深n掺杂区域，其中再次示出了可选的外部DT隔离环，其中集电极接触件在深n掺杂区域内。图1D是根据公开的示例的所公开的ESD保护器件的俯视透视图，该ESD保护器件包括垂直NPN晶体管，在集电极接触件和基极之间具有单排的多个DT隔离岛，并且在NPN晶体管的集电极中具有合并的深n掺杂，其中示出了可选的外部DT隔离环，其中DT隔离岛没有从外部DT环的一侧跨越器件的宽度到其相对侧延伸。图2A是所公开的ESD保护器件的从图1C中示出的标记的切割线获得的横截面图，示出了单个DT隔离岛，仅在DT隔离岛的与NPN晶体管的基极和发射极相反的一侧上具有与深n区域的集电极接触件。图2B是从图1C中示出的在两个DT隔离岛之间的标记的切割线获得的横截面图。图2C是图1C的俯视图的细节。图3A-图3G是根据所公开的示例的横截面图，示出了形成具有所公开的ESD保护器件的IC的示例方法的工艺过程，该ESD保护器件包括在集电极中具有DT隔离岛的NPN晶体管，该NPN晶体管具有合并的深n掺杂。图4示出了根据公开的示例的ESD保护的IC的高级示意图，并入了多个所公开的ESD单元以保护IC的一个或多个端子，这些ESD单元包括NPN晶体管，该NPN晶体管具有DT隔离岛并且具有合并的深n掺杂。图5A示出了包括具有单个外部DT隔离环的NPN晶体管的ESD保护器件和具有单排DT隔离岛并且在DT环内具有合并的深n掺杂的公开的ESD保护器件的技术计算机辅助设计(TCAD)模拟归一化I-V特性。图5B示出了归一化测量的I-V数据，该数据针对100ns传输线脉冲(TLP)测试比较了包括具有单个外部DT隔离环的NPN晶体管的ESD保护器件和具有两排交错的DT隔离岛并且具有合并的深n掺杂的公开的ESD保护器件。具体实施方式参照附图描述了本公开，其中相同的附图标记用于表示相似或等同的元件。动作或事件的图示顺序不应被认为是限制性的，因为某些动作或事件可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，可能不需要某些所示的动作或事件来实施根据本公开的方法。同样，在没有进一步限定的情况下，本文中使用的术语“耦合到”或“与……耦合”(等等)旨在描述间接或直接的电连接。因此，如果第一器件“耦合”到第二器件，则该连接可以通过在路径中仅存在寄生物的直接电连接，或者通过经由包括其他器件和连接的介入项的间接电连接。对于间接耦合，介入项通常不修改信号的信息，但可以调整其电流电平、电压电平和/或功率电平。本公开认识到对于某些电子器件，例如ESD保护双极晶体管，其利用通过DT隔离环的边缘处的高掺杂深区域(例如，NPN器件的深n区域或PNP器件的深p区域)的竖直电流路径，由于集电极串联电阻太高，掺杂深区域的电阻可能太大而不能提供令人满意的电压钳位来充分保护MOS器件。本公开提供了各种布置，这些布置增加了用于横向电流的总的深n区域或深p区域的横截面积，这减小了深掺杂区域的电阻，从而降低了其串联电阻。预期该电阻减小将使公开的双极ESD保护器件能够在宽范围的操作条件内提供令人满意的钳位电压(通常为较低的钳位电压)。具有DT隔离岛并且具有合并的深掺杂区域的公开的ESD保护器件可以被实现为独立器件，或者可以是IC的一部分，诸如BiCMOSIC芯片，通常具有多个ESD保护器件以用于保护IC上的多个节点，诸如下面描述的图4所示。尽管本文中一般地描述了基于NPN的ESD保护器件，但是对于本领域的普通技术人员显而易见的是应用所描述的原理来形成基于PNP的ESD保护器件，例如通过用p掺杂区域代替n掺杂区域，反之亦然。图1A是公开的ESD保护器件100的俯视透视图，该ESD保护器件100在具有第一掺杂类型(更一般地称为第一掺杂区域)的集电极(C)117中具有DT隔离岛1251至12515，其中集电极117具有相关联的集电极接触件117a。基极(B)118具有第二掺杂剂类型(更一般地称为第三掺杂区域)，并且发射极(E)119具有第一掺杂剂类型(更一般地称为第二掺杂区域)。集电极117从集电极接触件117a到基极本文档来自技高网...

【技术保护点】
1.一种制造电子器件的方法，包括：/n在衬底的半导体表面层中形成均具有第一导电类型的第一掺杂区域和第二掺杂区域，形成具有第二导电类型的所述衬底和具有所述第一导电类型的掩埋层即BL；/n在所述半导体表面层中的所述第一掺杂区域和所述第二掺杂区域之间形成具有所述第二导电类型的第三掺杂区域；并且/n在所述第一掺杂区域内形成多个电介质结构，每个电介质结构从所述半导体表面层延伸到至少所述BL。/n

【技术特征摘要】
20181121 US 16/198,5061.一种制造电子器件的方法，包括：
在衬底的半导体表面层中形成均具有第一导电类型的第一掺杂区域和第二掺杂区域，形成具有第二导电类型的所述衬底和具有所述第一导电类型的掩埋层即BL；
在所述半导体表面层中的所述第一掺杂区域和所述第二掺杂区域之间形成具有所述第二导电类型的第三掺杂区域；并且
在所述第一掺杂区域内形成多个电介质结构，每个电介质结构从所述半导体表面层延伸到至少所述BL。


2.根据权利要求1所述的方法，其还包括形成所述第一导电类型的合并的深掺杂区域，所述合并的深掺杂区域从所述半导体表面层延伸到所述BL并跨越所述多个电介质结构。


3.根据权利要求1所述的方法，其中所述多个电介质结构各自包括电连接到所述衬底的导电芯。


4.根据权利要求1所述的方法，其中所述多个电介质结构沿垂直于从所述第二掺杂区域到与所述第一掺杂区域的接触件的方向的线进行布置。


5.根据权利要求1所述的方法，其中所述第一掺杂区域和所述第二掺杂区域分别被配置为作为双极晶体管的集电极和发射极操作，并且所述第三掺杂区域被配置为作为所述双极晶体管的基极操作。


6.根据权利要求1所述的方法，其中所述第二掺杂区域和所述第三掺杂区域以相应的第二深度和第三深度延伸到所述衬底中，并且其中所述第一掺杂区域以大于所述第二深度和所述第三深度的第一深度延伸到所述衬底中。


7.根据权利要求1所述的方法，还包括形成与所述第一掺杂区域的接触件，并且在所述多个电介质结构和所述第三掺杂区域之间不包括与所述第一掺杂区域的任何接触件。


8.一种制造电子器件的方法，包括：
在具有第二导电类型的衬底的半导体表面层中形成均具有第一导电类型的第一掺杂区域和第二掺杂区域，并且形成具有所述第一导电类型的掩埋层即BL；
在所述第一掺杂区域和所述第二掺杂区域之间形成具有所述第二导电类型的第三掺杂区域；
在所述第一掺杂区域内的所述半导体表面层中形成一排深沟槽开口即DT开口，其中所述DT开口到达所述BL；
通过所述DT开口注入所述第一导电类型的掺杂剂，从而为所述DT开口中的每一个形成从所述半导体表面层延伸到所述BL的深掺杂区域，并且，
填充所述DT开口，从而形成多个DT隔离岛，每个DT隔离岛至少包括电介质衬垫；
其中所述深掺杂区域合并成跨越所述多个DT隔离岛的合并的深掺杂区域。


9.根据权利要求8所述的方法，其还...

【专利技术属性】
技术研发人员：陈在晨，A·A·萨尔曼，B·胡，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US