【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2018年11月19日提交的申请号为10-2018-0142647的韩国专利申请的优先权，其全部内容通过引用合并于此。
本公开的实施例涉及执行列操作的半导体器件。
技术介绍
通常，诸如动态随机存取存储器(DRAM)器件的半导体器件可以包括多个存储体组，其具有通过地址来选择的单元阵列。每个存储体组可以包括多个存储体。半导体器件可以选择多个存储体组中的一个，并且可以通过输入/输出(I/O)线来执行用于输出储存在所选存储体组所包括的存储体中的数据的列操作。
技术实现思路
根据一个实施例，一种半导体器件包括地址锁存电路和列地址发生电路。地址锁存电路基于根据列控制脉冲而产生的输入控制信号来锁存地址，并基于根据内部列控制脉冲而产生的输出控制信号来输出锁存的地址作为预列地址。列地址发生电路基于延迟列控制脉冲和延迟内部列控制脉冲从预列地址产生列地址。所述延迟列控制脉冲是通过将列控制脉冲延迟而产生的，并且所述延迟内部列控制脉冲是通过将内部列控制脉冲延迟而产生的。
【技术保护点】
1.一种半导体器件，包括：/n地址锁存电路，其被配置成基于根据列控制脉冲而产生的输入控制信号来锁存地址，并且被配置成基于根据内部列控制脉冲而产生的输出控制信号来输出锁存的地址作为预列地址；以及/n列地址发生电路，其被配置成：基于通过将所述列控制脉冲延迟而产生的延迟列控制脉冲和通过将所述内部列控制脉冲延迟而产生的延迟内部列控制脉冲，从所述预列地址产生列地址。/n
【技术特征摘要】 【专利技术属性】
20181119 KR 10-2018-01426471.一种半导体器件，包括：
地址锁存电路，其被配置成基于根据列控制脉冲而产生的输入控制信号来锁存地址，并且被配置成基于根据内部列控制脉冲而产生的输出控制信号来输出锁存的地址作为预列地址；以及
列地址发生电路，其被配置成：基于通过将所述列控制脉冲延迟而产生的延迟列控制脉冲和通过将所述内部列控制脉冲延迟而产生的延迟内部列控制脉冲，从所述预列地址产生列地址。
2.根据权利要求1所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述列地址的逻辑电平组合从用于访问所述第一存储体的第一逻辑电平组合变为用于访问所述第二存储体的第二逻辑电平组合。
3.根据权利要求1所述的半导体器件，其中，当执行读取操作时产生所述列控制脉冲，并且其中，所述内部列控制脉冲是通过将所述列控制脉冲延迟了列操作时段而产生的。
4.根据权利要求3所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述列操作时段被设置为执行所述第一存储体的列操作的时段。
5.根据权利要求1所述的半导体器件，还包括：
列延迟电路，其被配置成将所述列控制脉冲延迟第一列延迟时段，以产生所述延迟列控制脉冲；以及
内部列延迟电路，其被配置成将所述内部列控制脉冲延迟第二列延迟时段，以产生所述延迟内部列控制脉冲。
6.根据权利要求5所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述第一列延迟时段被设置为从所述列控制脉冲产生的时间直到所述第一存储体的列操作开始的时间为止的时段。
7.根据权利要求5所述的半导体器件，其中，在顺序地执行第一存储体的列操作和第二存储体的列操作的模式中，所述第二列延迟时段被设置为从所述内部列控制脉冲产生的时间直到所述第二存储体的列操作开始的时间为止的时段。
8.根据权利要求1所述的半导体器件，
其中，所述输入控制信号包括第一输入控制信号和第二输入控制信号；
其中，所述输出控制信号包括第一输出控制信号和第二输出控制信号；以及
其中，所述地址锁存电路包括：
第一锁存电路，其被配置成基于所述第一输入控制信号来锁存所述地址，并且被配置成基于所述第一输出控制信号来输出锁存的所述地址作为所述预列地址；以及
第二锁存电路，其被配置成基于所述第二输入控制信号来锁存所述地址，并且被配置成基于所述第二输出控制信号来输出锁存的所述地址作为所述预列地址。
9.根据权利要求1所述的半导体器件，其中，所述列地址发生电路包括地址输入锁存电路，所述地址输入锁存电路被配置成：基于所述延迟列控制脉冲和所述延迟内部列控制脉冲，从所述预列地址或反馈地址产生所述列地址。
技术研发人员：金雄来，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR
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