内存信号相位差校正电路与方法技术

本公开涉及内存信号相位差校正电路与方法。一种内存信号相位差校正电路包含：多相位频率产生器提供多个频率，以使DDR SDRAM物理层电路据以产生数据输入/输出信号与数据选通信号用于访问储存电路；校正控制电路依据相位差调整范围输出相位控制信号以调整目标信号的相位，并输出校正控制信号；访问控制电路依据该校正控制信号令代表默认数据的储存数据从该储存电路被读出；比较电路比较该默认数据与该储存数据以输出比较结果，该校正控制电路再依据该比较结果决定是否缩小该相位差调整范围；以及相位控制器依据该相位控制信号输出频率控制信号，以设定该多个频率的目标频率的相位，该DDR SDRAM物理层电路依据该目标频率产生该目标信号。

Circuit and method of phase difference correction for memory signal

【技术实现步骤摘要】
内存信号相位差校正电路与方法
本专利技术是关于校正电路与方法，尤其是关于内存信号相位差校正电路与方法。
技术介绍
在某些双倍数据率同步动态随机存取内存(DDRSDRAM)物理层电路的设计架构中，数据输入/输出信号(DQ)与数据选通信号(DQS)的相位差是固定为90度，然而这样的相位差关系虽符合某些内存规范(例如：第四代双倍数据率同步动态随机存取内存(DDR4)规范，以及低功耗第三代双倍数据率同步动态随机存取内存(LPDDR3)规范)，但无法符合低功耗第四代双倍数据率同步动态随机存取内存(LPDDR4)规范。为了符合LPDDR4规范，DDRSDRAM物理层电路的设计须被修改。依据LPDDR4规范，DQ与DQS之间的相位差应介于200皮秒(ps)至800皮秒之间，由温度变化所引起的最大相位差变化应不大于0.6ps/℃，且由电压变化所引起的最大相位差变化应不大于33ps/50mv。
技术实现思路
本专利技术的一目的在于提供一内存信号相位差校正电路与一内存信号相位差校正方法，该内存信号相位差校正电路与方法符合低功耗第四代双倍数据率同步动态随机存取内存(LPDDR4)规范。本专利技术的内存信号相位差校正电路的一实施例包含于一双倍数据率同步动态随机存取内存(DDRSDRAM)物理层电路，该实施例于一校正模式下校正一数据输入/输出信号(datainput/output)与一数据选通信号(datastrobe)之间的一相位差，并包含一多相位频率产生器、一校正控制电路、一访问控制电路、一比较电路以及一相位控制器。该多相位频率产生器用来提供多个频率给该DDRSDRAM物理层电路，以使该DDRSDRAM物理层电路能够依据该多个频率产生该数据输入/输出信号与该数据选通信号，其中该数据输入/输出信号与该数据选通信号用来访问一储存电路。该校正控制电路用来依据一相位差调整范围输出一相位控制信号以调整一目标信号的相位，并输出一校正控制信号，其中该目标信号是该数据输入/输出信号与该数据选通信号的其中之一。该访问控制电路用来依据该校正控制信号，令默认数据被写入该储存电路以及令代表该默认数据的储存数据从该储存电路被读出。该比较电路用来比较该默认数据与该储存数据以输出一比较结果至该校正控制电路，当该比较结果指出该储存数据不同于该默认数据时，该校正控制电路依据该比较结果缩小该相位差调整范围，以及再次输出该相位控制信号与该校正控制信号。该相位控制器用来依据该相位控制信号输出一频率控制信号，以设定该多个频率之一目标频率的相位，其中该目标频率是供给该DDRSDRAM物理层电路产生该目标信号。本专利技术的内存信号相位差校正方法的一实施例用来于一校正模式下校正一第一信号与一第二信号(例如：一数据输入/输出信号与一数据选通信号)之间的一相位差，该实施例包含下列步骤：提供多个频率给一双倍数据率同步动态随机存取内存(DDRSDRAM)物理层电路，以使该DDRSDRAM物理层电路能够依据该多个频率产生该第一信号与该第二信号，其中该第一信号与该第二信号用来访问一储存电路；依据一相位差调整范围输出一相位控制信号以调整一目标信号的相位，并输出一校正控制信号，其中该目标信号是该第一信号与该第二信号的其中之一；依据该校正控制信号，令默认数据被写入该储存电路以及令代表该默认数据的储存数据从该储存电路被读出；比较该默认数据与该储存数据以输出一比较结果，从而于该比较结果指出该储存数据不同于该默认数据时，依据该比较结果缩小该相位差调整范围，并再次输出该相位控制信号与该校正控制信号；以及依据该相位控制信号输出一频率控制信号，以设定该多个频率的一目标频率的相位，其中该目标频率是供给该DDRSDRAM物理层电路产生该目标信号。本专利技术的内存信号相位差校正方法的另一实施例用来于一校正模式下校正一第一信号与一第二信号(例如：一数据输入/输出信号与一数据选通信号)之间的一相位差，该第一信号与该第二信号用来访问一储存电路，该实施例包含下列步骤：依据一相位差调整范围输出一相位控制信号以调整该相位差，并输出一校正控制信号；依据该校正控制信号，令代表默认数据的储存数据从该储存电路被读出；比较该默认数据与该储存数据以输出一比较结果，从而于该比较结果指出该储存数据不同于该默认数据时，依据该比较结果缩小该相位差调整范围，以及再次输出该相位控制信号与该校正控制信号；以及依据该相位控制信号输出一频率控制信号，从而借由该频率控制信号设定一目标频率的相位，其中该目标频率是用来产生该第一信号与该第二信号的其中之一。有关本专利技术的特征、实作与功效，兹配合图式作优选实施例详细说明如下。附图说明图1示出本专利技术的内存信号相位差校正电路的一实施例；图2示出本专利技术的内存信号相位差校正方法的一实施例；以及图3示出本专利技术的内存信号相位差校正方法的另一实施例。具体实施方式本公开包含内存信号相位差校正电路与内存信号相位差校正方法，该内存信号相位差校正电路与方法适用于一双倍数据率同步动态随机存取内存(DDRSDRAM)物理层电路，能够校正一数据输入/输出信号(之后简称为DQ)与一数据选通信号(之后简称为DQS)之间的相位差，其中DQ与DQS定义于一DDR标准规范中，是用来访问一储存电路。借由本专利技术，DQ与DQS之间的相位差能够符合该DDR标准规范像是LPDDR4规范、DDR4规范、或LPDDR3规范。本专利技术的背景知识可见于申请人的美国专利(US9,570,130B2)的内容中。图1示出本专利技术的内存信号相位差校正电路的一实施例。图1之内存信号相位差校正电路100包含于一DDRSDRAM物理层电路(未示出于图)中，是用来于一校正模式下校正DQ与DQS之间的相位差。内存信号相位差校正电路100包含一多相位频率产生器110、一校正控制电路120、一访问控制电路130、一比较电路140、以及一相位控制器150。图1示出的储存电路10可整合于本专利技术的内存信号相位差校正电路中，或独立于本专利技术的内存信号相位差校正电路外。请参阅图1。多相位频率产生器110(例如：具有一或多个相位插补器的锁相回路)用来提供多个频率(未示出于图)给该DDRSDRAM物理层电路，使得该DDRSDRAM物理层电路能够依据该些频率产生DQ与DQS，其中DQ与DQS用来访问储存电路10，且DDRSDRAM物理层电路依据该些频率产生DQ与DQS的技术可为已知或自行开发的技术(例如：US9,570,130B2)。另外，多相位频率产生器110用来依据相位控制器150的控制来调整该多个频率的至少其中之一的相位；举例而言，多相位频率产生器110包含一相位插补器用来输出一频率，多相位频率产生器110能依据相位控制器150的控制来调整该相位插补器的相位插补设定，以调整该频率的相位。再者，多相位频率产生器110或可用来提供频率给校正电路100的其它电路以供其据以运作。由于多相位频率产生器110可为已知或自行开发的电路，其细节在此省略。请参阅图1。校正控制电路120用来依据一相位差调整范围中的一相位差(例如：后述的最小本文档来自技高网...

【技术保护点】
1.一种内存信号相位差校正电路，该内存信号相位差校正电路包含于一双倍数据率同步动态随机存取内存物理层电路中，用来于一校正模式下校正一数据输入/输出信号与一数据选通信号之间的一相位差，该内存信号相位差校正电路包含：/n一多相位频率产生器，用来提供多个频率给该DDR SDRAM物理层电路，以使该DDRSDRAM物理层电路能够依据该多个频率产生该数据输入/输出信号与该数据选通信号，其中该数据输入/输出信号与该数据选通信号用来访问一储存电路；/n一校正控制电路，用来依据一相位差调整范围输出一相位控制信号以调整一目标信号的相位，并用来输出一校正控制信号，其中该目标信号是该数据输入/输出信号与该数据选通信号的其中之一；/n一访问控制电路，用来依据该校正控制信号，令默认数据被写入该储存电路以及令代表该默认数据的储存数据从该储存电路被读出；/n一比较电路，用来比较该默认数据与该储存数据以输出一比较结果至该校正控制电路，其中于该比较结果指出该储存数据不同于该默认数据时，该校正控制电路依据该比较结果缩小该相位差调整范围，并再次输出该相位控制信号与该校正控制信号；以及/n一相位控制器，用来依据该相位控制信号输出一频率控制信号，以借由该频率控制信号设定该多个频率之一目标频率的相位，其中该目标频率是供给该DDR SDRAM物理层电路产生该目标信号。/n...

【技术特征摘要】
20181107 US 16/183,3481.一种内存信号相位差校正电路，该内存信号相位差校正电路包含于一双倍数据率同步动态随机存取内存物理层电路中，用来于一校正模式下校正一数据输入/输出信号与一数据选通信号之间的一相位差，该内存信号相位差校正电路包含：
一多相位频率产生器，用来提供多个频率给该DDRSDRAM物理层电路，以使该DDRSDRAM物理层电路能够依据该多个频率产生该数据输入/输出信号与该数据选通信号，其中该数据输入/输出信号与该数据选通信号用来访问一储存电路；
一校正控制电路，用来依据一相位差调整范围输出一相位控制信号以调整一目标信号的相位，并用来输出一校正控制信号，其中该目标信号是该数据输入/输出信号与该数据选通信号的其中之一；
一访问控制电路，用来依据该校正控制信号，令默认数据被写入该储存电路以及令代表该默认数据的储存数据从该储存电路被读出；
一比较电路，用来比较该默认数据与该储存数据以输出一比较结果至该校正控制电路，其中于该比较结果指出该储存数据不同于该默认数据时，该校正控制电路依据该比较结果缩小该相位差调整范围，并再次输出该相位控制信号与该校正控制信号；以及
一相位控制器，用来依据该相位控制信号输出一频率控制信号，以借由该频率控制信号设定该多个频率之一目标频率的相位，其中该目标频率是供给该DDRSDRAM物理层电路产生该目标信号。


2.根据权利要求1所述的内存信号相位差校正电路，其中该访问控制电路是一多用途命令电路符合低功耗第四代双倍数据率同步动态随机存取内存的规范。


3.根据权利要求1所述的内存信号相位差校正电路，其中该校正模式于该储存电路的内存数据恢复的执行期间内生效，或于耦接至该储存电路的一主机执行一开机作业的期间内生效。


4.根据权利要求1所述的内存信号相位差校正电路，其中该相位差调整范围是由一最小相位差与一最大相位差来界定，该最小相位差与该最大相位差的每一个用来设定该数据输入/输出信号与该数据选通信号之间的该相位差。


5.根据权利要求4所述的内存信号相位差校正电路，其中该校正控制电路调整该目标信号的相位以使该相位差为一第一相位差，从而使该比较电路输出一第一次结果作为该比较结果；该校正控制电路另调整该目标信号的相位以使该相位差为一第二相位差，从而使得该比较电路输出一第二次结果作为该比较结果；当该第一次结果与该第二次结果的至少一结果指出该储存数据不同于该默认数据时，该校正控制电路依据该至少一结果缩小该相位差调整范围；该第一相位差为该最小相位差与该最大相位差的其中之一，该第二相位差为该最小相位差与该最大相位差的其中另一。


6.根据权利要求5所述的内存信号相位差校正电路，其中当该第一次结果指出该储存数据不同于该默认数据且该第二次结果指出该储存数据同...

【专利技术属性】
技术研发人员：余俊锜，蔡福钦，林士涵，张志伟，周格至，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71