包含用于半导体存储器的存储器命令的设备及方法技术

本发明专利技术描述包括用于半导体存储器的存储器命令的设备及方法。一种实例方法包括：响应于接收时序命令而接收数据时钟信号；响应于接收与所述时序命令相关联的存取命令而执行存取操作；基于所述数据时钟信号来提供存取数据时钟信号；及基于所述数据时钟信号来提供存取数据时钟信号。所述存取命令可与所述相关联时序命令在时间上间隔系统时钟信号的至少一个时钟周期。在一些实例中，所述存取命令可在所述相关联时序命令之前或可在所述相关联时序命令之后。在一些实例中，所述存取命令可紧接在所述相关联时序命令之后或所述相关联时序命令之前。

Device and method including memory command for semiconductor memory

【技术实现步骤摘要】
【国外来华专利技术】包含用于半导体存储器的存储器命令的设备及方法
技术介绍
在许多电子系统中使用半导体存储器来存储可在稍后时间检索的数据。随着对更快、具有更大运算能力及消耗更少电力的电子系统的需求日益增加，已不断开发可更快存取、存储更多数据及使用更少电力的半导体存储器来满足变化的需要。开发的部分包括：建立用于控制及存取半导体存储器的新规格，其中所述规格的逐代变化旨在提高电子系统中存储器的性能。一般通过提供具有命令信号、地址信号、时钟信号的存储器来控制半导体存储器。可由(例如)存储器控制器提供各种信号。命令信号可控制半导体存储器执行各种存储器操作，例如用于从存储器检索数据的读取操作及用于将数据存储到存储器的写入操作。可使用相对于由存储器接收相关联命令的已知时序来在控制器与存储器之间提供数据。通常由延时信息界定已知时序。可由系统时钟信号CK及CKF的若干时钟周期界定延时信息。就新开发存储器来说，存储器可具有用于对(例如)命令信号及地址信号计时的系统时钟信号，且进一步具有用于对由存储器提供的读取数据计时及对提供到存储器的写入数据计时的数据时钟信号。存储器还可将时钟信号提供到控制器以对提供到控制器的数据的提供进行计时。由控制器提供且由存储器接收的各种存储器命令的时序可用于控制存储器的性能，其包括提供时钟信号、提供数据等等的时序。相对于彼此的各种存储器命令的时序限制会导致存储器性能不够理想。因而，可期望具有带有灵活时序的存储器命令来提供所要存储器性能。
技术实现思路
本专利技术描述实例设备。一种实例设备可包括含有输入缓冲器的数据时钟路径。所述输入缓冲器可经配置以在被启用时接收数据时钟信号，且所述数据时钟路径经配置以基于所述数据时钟信号来提供内部时钟信号。所述实例设备可进一步包括：输入/输出电路，其经配置以从所述数据时钟路径接收内部时钟信号且基于所述内部时钟信号来提供存取数据时钟信号；及命令输入电路，其经配置以接收存取命令及与所述存取命令相关联的时序命令，且经进一步配置以响应于接收所述存取命令而提供内部存取命令、响应于接收所述时序命令的第一时序命令而提供第一内部时序命令及响应于接收所述时序命令的第二时序命令而提供第二内部时序命令。所述实例设备可进一步包括命令解码器，其耦合到所述命令输入电路且经配置以解码所述内部存取命令且提供内部存取控制信号来执行对应存取操作，且经进一步配置以解码所述第一内部时序命令及所述第二内部时序命令且提供内部时序控制信号来启用所述数据时钟路径的所述输入缓冲器及控制所述输入/输出电路提供所述存取数据时钟信号。在一些实例中，每一时序命令可与相应存取命令相关联。在一些实例中，所述第一时序命令及所述第二时序命令各自包括操作码。在一些实例中，所述操作码包括用于时钟同步模式的第一操作码且包括用于存取数据时钟模式的第二操作码。在一些实例中，所述存取命令包括读取命令。在一些实例中，所述第二时序命令受限于紧接在所述相关联存取命令之前。在一些实例中，所述第一命令解码器经配置以提供内部时序控制信号以响应于所述相关联存取命令之后的所述第一时序命令而启用所述数据时钟路径的所述输入缓冲器。在一些实例中，所述数据时钟路径包括经配置以基于所述数据时钟信号来提供多相时钟信号的时钟分频器电路。在一些实例中，所述输入/输出电路包括经配置以基于所述多相时钟信号来提供内部存取数据时钟信号的时钟电路。在一些实例中，所述实例设备可进一步包括经配置以接收系统时钟信号且提供内部系统时钟信号的时钟路径。另一种实例设备可包括：命令总线；地址总线；数据总线；时钟总线；控制器，其经配置以将存取命令及时序命令提供到所述命令总线、将地址提供到所述地址总线及将数据时钟信号提供到所述时钟总线；及存储器系统，其通过所述命令总线、所述地址总线、所述数据总线及所述时钟总线耦合到所述控制器。所述存储器系统可经配置以基于对应存取命令的时序来将具有时序的数据提供到所述数据总线，且经进一步配置以基于所述时序命令的时序来提供具有时序的存取数据时钟信号。与相应存取命令相关联的时序命令在时间上与所述相应存取命令间隔系统时钟信号的至少一个时钟周期。在一些实例中，所述存储器系统包括各自耦合到所述命令总线、所述地址总线、所述数据总线及所述时钟总线的多个存储器。在一些实例中，将所述存储器系统的所述多个存储器组织为存储器阶层。在一些实例中，所述实例设备可进一步包括多个选择信号线。所述多个选择信号线中的每一选择信号线可耦合到所述存储器系统的所述多个存储器中的相应一者。在一些实例中，控制器经配置以：将第一时序命令提供到所述多个存储器的第一存储器以启用所述第一存储器的输入缓冲器；将第二时序命令提供到所述多个存储器的第二存储器以启用所述第二存储器的输入缓冲器；将与所述第一时序命令相关联的第一存取命令提供到所述第一存储器；将有效数据时钟信号提供到所述第一存储器及所述第二存储器；及将与所述第二时序命令相关联的第二存取命令提供到所述第二存储器。所述第二时序命令及所述第二存取命令可在时间上间隔所述系统时钟信号的至少一个时钟周期。在一些实例中，所述第一存储器经配置以：在所述第一存储器处产生基于所述有效数据时钟信号的第一存取数据时钟信号；提供所述第一存取数据时钟信号；及响应于所述第一存取命令而从所述第一存储器提供第一数据。在一些实例中，所述第二存储器经配置以：在所述第二存储器处产生基于所述有效数据时钟信号的第二存取数据时钟信号；提供所述第二存取数据时钟信号；及响应于所述第二存取命令而从所述第二存储器提供第二数据。本专利技术描述实例方法。一种实例方法包括：响应于接收时序命令而接收数据时钟信号；响应于接收与所述时序命令相关联的存取命令而执行存取操作，其中所述存取命令在时间上与所述相关联时序命令间隔系统时钟信号的至少一个时钟周期；及基于所述数据时钟信号来提供存取数据时钟信号。在一些实例中，在所述相关联存取命令之前接收所述时序命令。在一些实例中，在所述相关联存取命令之后接收所述时序命令。在一些实例中，所述实例方法可进一步包括：启用输入缓冲器以响应于所述时序命令而接收所述数据时钟信号。在一些实例中，所述方法可进一步包括：响应于所述存取命令而提供读取数据。提供所述读取数据可与所述存取数据时钟信号同步。在一些实例中，在提供所述读取数据之前提供所述存取数据时钟信号。在一些实例中，所述方法可进一步包括：响应于所述时序命令而执行所述系统时钟信号与所述数据时钟信号之间的时钟同步操作。另一种实例方法可包括：接收系统时钟信号；响应于接收第一时序命令而启用第一存储器的输入缓冲器；响应于第二时序命令而启用第二存储器的输入缓冲器；在所述第一存储器处接收与所述第一时序命令相关联的第一存取命令；及在所述第一存储器及所述第二存储器处接收有效数据时钟信号；在所述第二存储器处接收与所述第二时序命令相关联的第二存取命令。所述第二时序命令及所述第二存取命令可在时间上间隔所述系统时钟信号的至少一个时钟周期。所述实例方法可进一步包括：在所述第一存储器处产生第一存取数据时钟信号。所述第一存取数据时钟信号可基于所述有效数据时钟信号。所述实例方法可进一步包括：提供所述第一存取数据时钟信号；响应于所本文档来自技高网...

【技术保护点】
1.一种设备，其包含：/n数据时钟路径，其包括输入缓冲器，所述输入缓冲器经配置以在被启用时接收数据时钟信号，且所述数据时钟路径经配置以基于所述数据时钟信号来提供内部时钟信号；/n输入/输出电路，其经配置以从所述数据时钟路径接收内部时钟信号，且基于所述内部时钟信号来提供存取数据时钟信号；/n命令输入电路，其经配置以接收存取命令及与所述存取命令相关联的时序命令，且经进一步配置以响应于接收所述存取命令而提供内部存取命令、响应于接收所述时序命令的第一时序命令而提供第一内部时序命令，及响应于接收所述时序命令的第二时序命令而提供第二内部时序命令；/n命令解码器，其耦合到所述命令输入电路，且经配置以解码所述内部存取命令及提供内部存取控制命令来执行对应存取操作，且经进一步配置以解码所述第一内部时序命令及所述第二内部时序命令，及提供内部时序控制信号以启用所述数据时钟路径的所述输入缓冲器，且控制所述输入/输出电路以提供所述存取数据时钟信号。/n

【技术特征摘要】
【国外来华专利技术】20171002 US 15/722,7691.一种设备，其包含：
数据时钟路径，其包括输入缓冲器，所述输入缓冲器经配置以在被启用时接收数据时钟信号，且所述数据时钟路径经配置以基于所述数据时钟信号来提供内部时钟信号；
输入/输出电路，其经配置以从所述数据时钟路径接收内部时钟信号，且基于所述内部时钟信号来提供存取数据时钟信号；
命令输入电路，其经配置以接收存取命令及与所述存取命令相关联的时序命令，且经进一步配置以响应于接收所述存取命令而提供内部存取命令、响应于接收所述时序命令的第一时序命令而提供第一内部时序命令，及响应于接收所述时序命令的第二时序命令而提供第二内部时序命令；
命令解码器，其耦合到所述命令输入电路，且经配置以解码所述内部存取命令及提供内部存取控制命令来执行对应存取操作，且经进一步配置以解码所述第一内部时序命令及所述第二内部时序命令，及提供内部时序控制信号以启用所述数据时钟路径的所述输入缓冲器，且控制所述输入/输出电路以提供所述存取数据时钟信号。


2.根据权利要求1所述的设备，其中每一时序命令与相应存取命令相关联。


3.根据权利要求1所述的设备，其中所述第一时序命令及所述第二时序命令各自包括操作码。


4.根据权利要求3所述的设备，其中所述操作码包括用于时钟同步模式的第一操作码，且包括用于存取数据时钟模式的第二操作码。


5.根据权利要求1所述的设备，其中所述存取命令包含读取命令。


6.根据权利要求1所述的设备，其中所述第二时序命令受限于紧接在所述相关联存取命令之前。


7.根据权利要求1所述的设备，其中所述第一命令解码器经配置以提供内部时序控制信号，以响应于所述相关联存取命令之后的所述第一时序命令而启用所述数据时钟路径的所述输入缓冲器。


8.根据权利要求1所述的设备，其中所述数据时钟路径包含经配置以基于所述数据时钟信号来提供多相时钟信号的时钟分频器电路。


9.根据权利要求8所述的设备，其中所述输入/输出电路包含经配置以基于所述多相时钟信号来提供内部存取数据时钟信号的时钟电路。


10.根据权利要求1所述的设备，其进一步包含经配置以接收系统时钟信号且提供内部系统时钟信号的时钟路径。


11.一种设备，其包含：
命令总线；
地址总线；
数据总线；
时钟总线；
控制器，其经配置以将存取命令及时序命令提供到所述命令总线、将地址提供到所述地址总线，及将数据时钟信号提供到所述时钟总线；
存储器系统，其是通过所述命令总线、所述地址总线、所述数据总线及所述时钟总线而耦合到所述控制器，且所述存储器系统经配置以基于对应存取命令的时序来将具有时序的数据提供到所述数据总线，且经进一步配置以基于所述时序命令的时序来提供具有时序的存取数据时钟信号，其中与相应存取命令相关联的时序命令在时间上与所述相应存取命令间隔系统时钟信号的至少一个时钟周期。


12.根据权利要求11所述的设备，其中所述存储器系统包含多个存储器，所述多个存储器的每一存储器耦合到所述命令总线、所述地址总线、所述数据总线，及所述时钟总线。


13.根据权利要求12所述的设备，其中将所述存储器系统的所述多个存储器组织为存储器阶层。


14.根据权利要求11所述的设备，其进一步包含多个选择信号线，其中所述多个选择信号线中的每一选择信号线耦合到所述存储器系统的所述多个存储器中的相应一者。


15.根据权利要求11所述的设备，其中所述控制器经配置以：
将第一时序命令提供到所述多个存储器的第一存储器，以启用所述第一存储器的输入缓冲器；
将第二时序命令提供到所述多个存储器的第二存储器，以启用所述第二存储器的输入缓冲器；
将与所述第一时序命令相关联的第一存取命令提供到所述第一存储器；
将有效数据时钟信号提供到所述第一存储器及所述第二存储器；及
将与所述第二时序命令相关联的第二存取命令提供到所述第二存储器，其中所述第二时序命令及所述第二存取命令在时间上间隔所述系统时钟信号的至少一个时钟周期。


16.根据权利要求15所述的设备，其中：
所述第一存储器经配置以：
在所述第一存储器处产生第一存取数据时钟信号，其中所述第一存取数据时钟信号是基于所述有效数据时钟信号；
提供所述第一存取数据时钟信号；及
响应于所述第一存取命令而从所述第一存储器提供第一数据；及
所述第二存储器经配置以：
在所述第二存储器处产生第二存取数据时钟信号，其中所述第二存取数据时钟信号是基于所述有效数据时钟信号；
提供所述第二存取数据时钟信号；及
响应于所述第...

【专利技术属性】
技术研发人员：金康永，李炫柳，J·D·波特，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US