用于提供活动及非活动时钟信号的设备及方法技术

揭示用于提供活动及非活动时钟信号的设备及方法。实例设备包括输入时钟缓冲器及时钟分频器电路。所述输入时钟缓冲器包含接收器电路，所述接收器电路经配置以接收第一时钟信号及第二时钟信号或第一恒定电压及第二恒定电压。所述接收器电路进一步经配置以基于所述互补时钟信号或所述第一恒定电压及第二恒定电压提供第一输出信号及第二输出信号。所述第一时钟信号与所述第二时钟信号互补，且所述第二恒定电压小于所述第一恒定电压。所述时钟分频器电路经配置以接收所述第一输出信号及所述第二输出信号并基于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号提供多相时钟信号。

Equipment and method for providing active and inactive clock signals

【技术实现步骤摘要】
【国外来华专利技术】用于提供活动及非活动时钟信号的设备及方法
技术介绍
半导体存储器在许多电子系统中用于存储稍后可检索的数据。随着越来越多地需要电子系统更快、具有更大计算能力且消耗更少功率，已不断地开发可更快地存取、存储更多数据并使用更少功率的半导体存储器以便满足变化的需求。开发的一部分包含创建用于控制及存取半导体存储器的新规范，从一代规范改变为下一代规范以便改进电子系统中的存储器的性能。半导体存储器一般通过为存储器提供命令信号、地址信号、时钟信号来控制。各种信号可由例如存储器控制器提供。命令信号可控制半导体存储器执行各种存储器操作，例如用以从存储器检索数据的读取操作以及用以存储数据到存储器的写入操作。可按相对于存储器接收相关命令的已知定时在控制器与存储器之间提供数据。已知定时通常由时延信息定义。所述时延信息可由系统时钟信号CK及CKF的时钟循环的数目定义。所述存储器可设置有用于为例如命令信号及地址信号定时的系统时钟信号，并且进一步设置有用于为存储器提供的读取数据定时及为提供到存储器的写入数据定时的数据时钟信号。所述存储器还可提供时钟信号到控制器以用于为提供到控制器的数据提供定时。由存储器产生内部信号，例如内部时钟信号会消耗功率。在低功耗为优先考虑事项的电子系统中，可能需要降低功耗(例如产生内部信号时消耗的功率)的存储器设计。
技术实现思路
在本专利技术的一方面中，一种设备包含输入时钟缓冲器及时钟分频器电路。所述输入时钟缓冲器包含接收器电路，所述接收器电路经配置以接收第一时钟信号及第二时钟信号或第一恒定电压及第二恒定电压并基于所述互补时钟信号或所述第一恒定电压及所述第二恒定电压提供第一输出信号及第二输出信号。所述第一时钟信号与所述第二时钟信号互补，且所述第二恒定电压小于所述第一恒定电压。所述时钟分频器电路耦合到所述输入时钟缓冲器且经配置以接收所述第一输出信号及所述第二输出信号。所述时钟分频器电路进一步经配置以基于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号提供多相时钟信号。在本专利技术的一方面中，一种设备包含内部时钟电路、时钟信号输入电路及命令解码器。所述内部时钟电路经配置以基于经缓冲输入信号提供内部时钟信号。所述时钟信号输入电路经配置以接收数据时钟信号并将所述数据时钟信号或恒定电压作为所述经缓冲输入信号提供到所述内部时钟电路。所述命令解码器经配置以接收内部命令并提供控制信号，包含提供到所述时钟信号输入电路以控制所述经缓冲输入信号的所述提供的激活信号。在本专利技术的一方面中，一种方法包含在输入缓冲器处接收活动第一时钟信号及活动第二时钟信号，以及基于所述活动第一时钟信号及所述活动第二时钟信号从所述输入缓冲器提供活动内部时钟信号。所述方法进一步包含根据所述活动内部时钟信号产生活动多相时钟信号，从所述输入缓冲器提供第一恒定电压及第二恒定电压以作为非活动内部时钟信号，以及根据所述非活动内部时钟信号产生非活动多相时钟信号。附图说明图1是根据本专利技术的实施例的设备的框图。图2是根据本专利技术的实施例的时钟路径及数据时钟路径的框图。图3是展示根据本专利技术的实施例的时钟信号之间的第一相位关系及第二相位关系的定时图。图4是根据本专利技术的实施例的时钟输入缓冲器及时钟分频器电路的示意图。图5是根据本专利技术的实施例的控制逻辑电路的示意图。图6是根据本专利技术的实施例的各种信号在图4的输入缓冲器及时钟分频器电路的操作期间的定时图。图7是根据本专利技术的实施例的各种信号在存取操作期间的定时图。图8是根据本专利技术的实施例的各种信号在存取操作期间的定时图。图9是根据本专利技术的实施例的组织成多列存储器的存储器的框图。图10是根据本专利技术的实施例的各种信号在两列存储器之间的存取操作期间的定时图。具体实施方式下文阐述某些细节以提供对本专利技术的实例的充分理解。然而，所属领域的技术人员将明白，可以在没有这些具体细节的情况下实践本专利技术的实例。此外，本文中所描述的本专利技术的特定实例不应解释为将本专利技术的范围限于这些特定实例。在其它情况下，尚未详细展示众所周知的电路、控制信号、定时协议及软件操作，以避免不必要地混淆本专利技术。另外，例如“耦合(couples及coupled)”的术语意指两个组件可直接或间接电耦合。间接耦合可暗指两个组件通过一或多个中间组件耦合。图1是根据本专利技术的实施例的设备的框图。所述设备可包含半导体装置100。在一些实施例中，举例来说，半导体装置100可包含(但不限于)DRAM装置，例如集成到单个半导体芯片中的低功率DDR(LPDDR)存储器。半导体装置100可安装在外部衬底上，例如存储器模块衬底、母板等等上。半导体装置100可进一步包含存储器阵列150。存储器阵列150包含多个存储体，每一存储体包含多个字线WL、多个位线BL，以及布置在多个字线WL与多个位线BL的交叉点处的多个存储器单元MC。字线WL的选择由行解码器140执行，且位线BL的选择由列解码器145执行。感测放大器(SAMP)针对其对应位线BL定位且连接到至少一个相应本地I/O线对(LIOT/B)，所述本地I/O线对又可经由充当开关的传送栅极(TG)耦合到至少相应第一个主I/O线对(MIOT/B)。半导体装置100可采用多个外部终端，其包含：命令终端及地址终端，其耦合到命令总线及地址总线以分别接收命令信号CMD及地址信号ADDRESS；时钟终端，其用以接收时钟信号CK及CKF；数据时钟终端，其用以接收数据时钟信号WCK及WCKF；数据终端DQ、RDQS、DBI及DMI、电源终端VDD、VSS、VDDQ及VSSQ。可从外部向命令终端及地址终端供应地址信号及存储体地址信号。供应到地址终端的地址信号及存储体地址信号经由命令/地址输入电路105传送到地址解码器112。地址解码器112接收地址信号且将经解码行地址信号供应到行解码器140，且将经解码列地址信号供应到列解码器145。地址解码器112还接收存储体地址信号，且将存储体地址信号供应到行解码器140、列解码器145。可进一步从例如存储器控制器向命令终端及地址终端供应命令信号CMD、地址信号ADDR及选择信号CS。命令信号可表示来自存储器控制器的各种存储器命令，例如存取命令。存取命令可包含例如读取命令及写入命令。选择信号CS用于选择半导体装置100以响应提供到命令终端及地址终端的命令及地址。当将活动CS信号提供到半导体装置100时，接收命令及地址并执行存储器操作。命令信号CMD可作为内部命令信号ICMD经由命令/地址输入电路105提供到命令解码器115。命令解码器115包含用以解码内部命令信号ICMD以产生用于执行存储器操作的各种内部信号及命令(例如，用以选择字线的行命令信号及用以选择位线的列命令信号)的电路。当发布读取命令并及时向行地址及列地址供应读取命令时，从存储器阵列150中的通过这些行地址及列地址指定的存储器单元读取读取数据。读取命令由命令解码器115接收，所述命令解码器115可将内部命令提供到输入/输出电路160，以使得根据RDQS时本文档来自技高网...

【技术保护点】
1.一种设备，其包括：/n输入时钟缓冲器，所述输入时钟缓冲器包含接收器电路，所述接收器电路经配置以接收第一时钟信号及第二时钟信号或第一恒定电压及第二恒定电压并基于所述互补时钟信号或所述第一恒定电压及所述第二恒定电压提供第一输出信号及第二输出信号，所述第一时钟信号与所述第二时钟信号互补，且所述第二恒定电压小于所述第一恒定电压；以及/n时钟分频器电路，其耦合到所述输入时钟缓冲器且经配置以接收所述第一输出信号及所述第二输出信号，所述时钟分频器电路进一步经配置以基于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号提供多相时钟信号。/n

【技术特征摘要】
【国外来华专利技术】20170831 US 15/692,9931.一种设备，其包括：
输入时钟缓冲器，所述输入时钟缓冲器包含接收器电路，所述接收器电路经配置以接收第一时钟信号及第二时钟信号或第一恒定电压及第二恒定电压并基于所述互补时钟信号或所述第一恒定电压及所述第二恒定电压提供第一输出信号及第二输出信号，所述第一时钟信号与所述第二时钟信号互补，且所述第二恒定电压小于所述第一恒定电压；以及
时钟分频器电路，其耦合到所述输入时钟缓冲器且经配置以接收所述第一输出信号及所述第二输出信号，所述时钟分频器电路进一步经配置以基于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号提供多相时钟信号。


2.根据权利要求1所述的设备，其中所述输入时钟缓冲器进一步包括：
第一开关电路，其经配置以接收所述第一时钟信号并在激活时将所述第一时钟信号提供到所述接收器电路的第一输入；
第二开关电路，其经配置以接收所述第一恒定电压并在激活时将所述第一恒定电压提供到所述接收器电路的所述第一输入；
第三开关电路，其经配置以接收所述第二时钟信号并在激活时将所述第二时钟信号提供到所述接收器电路的第二输入；
第四开关电路，其经配置以接收所述第二恒定电压并在激活时将所述第二恒定电压提供到所述接收器电路的所述第一输入。


3.根据权利要求2所述的设备，其中所述第一开关电路及所述第三开关电路同时经激活，且所述第二开关电路及所述第四开关电路同时经激活，且其中所述第一开关电路及所述第三开关电路不与所述第二开关电路及所述第四开关电路同时经激活。


4.根据权利要求1所述的设备，其中所述时钟分频器电路包括：
第一触发器电路；以及
第二触发器电路，其中所述第一触发器电路及所述第二触发器电路均响应于来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号而经计时。


5.根据权利要求1所述的设备，其中所述时钟分频器电路经配置以响应于接收到所述第一恒定电压及所述第二恒定电压作为来自所述输入时钟缓冲器的所述第一输出信号及所述第二输出信号而提供非活动多相时钟信号。


6.根据权利要求1所述的设备，其中所述时钟分频器电路经配置以响应于接收到活动第一时钟信号及活动第二时钟信号作为来自所述输入时钟信号的所述第一输出信号及所述第二输出信号而提供活动多相时钟信号。


7.根据权利要求1所述的设备，其中所述第一恒定电压包括对应于所述第一时钟信号的静态时钟电平的电压，且所述第二恒定电压包括对应于所述第二时钟信号的静态时钟电平的电压。


8.一种设备，其包括：
内部时钟电路，其经配置以基于经缓冲输入信号提供内部时钟信号；
时钟信号输入电路，其经配置以接收数据时钟信号并将所述数据时钟信号或恒定电压作为所述经缓冲输入信号提供到所述内部时钟电路；以及
命令解码器，其经配置以接收内部命令并提供控制信号，包含提供到所述时钟信号输入电路以控制所述经缓冲输入信号的所述提供的激活信号。


9.根据权利要求8所述的设备，其中所述内部时钟电路包括时钟分频器电路，所述时钟分频器电路经配置以基于所述经缓冲输入信号提供多相时钟信号。


10.根据权利要求8所述的设备，其中所述内...

【专利技术属性】
技术研发人员：李炫柳，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US