基于对数据选通信号采样的相位同步方法及电路技术

本发明专利技术涉基于对数据选通信号采样的相位同步方法及系统，其特征在于：在存储系统中，使用主机产生的多个相位差相等的相位信号对主机执行读操作时接收的数据选通信号进行采样延迟，通过所述采样延迟完成对选通信号进行相位同步。本发明专利技术的有益效果为：解决了现有数据选通信号与读数据信号相位同步技术存在的对PVT敏感，面积大，功耗高，读写效率低，芯片内集成困难的问题。

Phase synchronization method and circuit based on sampling data gate signal

【技术实现步骤摘要】
基于对数据选通信号采样的相位同步方法及电路
本专利技术涉存储系统领域，具体涉及了一种基于对数据选通信号采样的相位同步方法及电路。
技术介绍
典型的存储系统(如同步动态随机存储器(SDRAM)，嵌入式多媒体卡(eMMC)等)是由主机(Host)和设备(Device)两个存储元件构成。为了支持更高速的数据传输，存储系统主要有两方面的改进：1.主机和设备之间都采用源同步(SourceSynchronous)的接口结构，即数据发送端发送一个时钟信号给数据接收端，数据接收端使用该时钟信号做数据采样。2.采样模式由单倍数据速率(SDR)转变为双倍数据速率(DDR)，DDR是指被采样数据比特率为bMbps，采样时钟频率为b/2MHz。参考图1所示的存储系统，存储系统的的写操作是指设备接收从主机传输的写数据信号(DAT-In)，读操作是指主机接收设备输出的读数据信号(DAT-Out)。以双倍数据速率模式为例，对于写操作，主机在发送写数据信号的同时，会提供一个时钟信号(CLOCK)给设备，通常情况下时钟信号的边沿与写数据信号的采样窗口中心对齐，设备使用时钟信号直接对写数据信号采样；对于读操作，设备在输出读数据信号的同时，会返回一个数据选通信号(STROBE)给主机，通常情况下数据选通信号的边沿与读数据信号的边沿对齐，主机需要处理数据选通信号与读数据信号的相位关系(以下称“相位同步技术”)，将数据选通信号的边沿与读数据信号的采样窗口中心对齐，再对读数据信号采样。当前主流的相位同步技术是使用延迟链(DelayChain，DC)或延迟锁相环(DelayLockedLoop，DLL)来调整数据选通信号的相位。延迟链技术是使用多级延迟单元对数据选通信号做延迟处理，延迟单元通常使用数字反相器，该技术主要缺点在于延迟对存储元件的工艺角，工作电压和温度(ProcessVoltageTemperature，PVT)敏感，不同的存储元件要引入复杂的校准(Triming)，随着数据传输速率越来越快，比如533Mbps，校准也难以获得安全的采样窗口。延迟锁相环技术本质上是带环路控制的延迟链，能够提供精确的相位锁定，容易获得安全的采样窗口，但延迟锁相环主要有3方面缺点：1，主流的延迟锁相环为模拟电路，不利于片上系统(SystemOnChip，SoC)的集成；2，延迟锁相环比延迟链消耗更大的面积和功耗；3，延迟锁相环需要时间完成锁定，会降低频繁读写的效率。
技术实现思路
本专利技术的目的在于至少解决现有技术中存在的技术问题之一，提供了一种基于对数据选通信号采样的相位同步方法及电路，通过相位同步技术解决了现有数据选通信号与读数据信号相位同步技术存在的对PVT敏感，面积大，功耗高，读写效率低，芯片内集成困难的问题。本专利技术的技术方案包括一种基于对数据选通信号采样的相位同步方法，其特征在于，该方法包括：在存储系统中，使用主机产生的多个相位差相等的相位信号对主机执行读操作时接收的数据选通信号进行采样延迟，通过所述采样延迟完成对选通信号进行相位同步处理。根据所述的基于对数据选通信号采样的相位同步方法，其中多个相位差相等的相位信号构成采样时钟，所述采样时钟为一个周期信号且所述采样时钟的频率为所述主机在进行写操作发送至设备的时钟信号的2倍，进一步，将所述相位差相等的时钟信号根据存储系统的传输速率进行对应的等分处理。根据所述的基于对数据选通信号采样的相位同步方法，其中采样时钟一个周期内划分的相位信号大于等于3且为正整数。根据所述的基于对数据选通信号采样的相位同步方法，其中存储系统包括SDRAM存储系统及eMMC存储系统。根据所述的基于对数据选通信号采样的相位同步方法，其中若存储系统配置为SDRAM存储系统，则采样延迟具体包括：对数据选通信号通过相位信号进行第一个上升沿进行定位，定位后确定数据选通信号通过一个或多个相位信号对数据选通信号进行采样，实现采样延迟。根据所述的基于对数据选通信号采样的相位同步方法，其中若存储系统配置为eMMC存储系统，则采样延迟具体包括：主机对设备进行读操作时，包括对所读数据的每一页使用单个相位信号进行第一个上升沿进行定位，进一步，使用定位时对应的相位信号进行采样，实现采样延迟。本专利技术的技术方案还包括一种基于对数据选通信号采样的相位同步电路，所述相位同步电路用于实现上述任一方法，包括：由多个二输入与门、多个触发器、多个二输入或非门、多个传输门，四输入或非门及反相器构成的边沿检测电路，所述边缘检测电路用于对数据选通信号进行上升沿检测；所述二输入与门、所述触发器、所述二输入或非门及传输门进行依次对应连接，多个所述传输门连接所述四输入或非门，所述四输入或非门连接所述反相器；由多个传输门、反相器及触发器构成的相位调整电路，所述相位整电路用于对数据选通信号进行相位调整，实现采样延迟。本专利技术的有益效果为：(1)数据选通信号的相位控制不随存储元件工作电压，工艺角和温度变化，省去了复杂的校准过程，方案简单；(2)数据采样窗口不随存储元件工作电压，工艺角和温度变化，有效提升数据传输速率，可达成533Mbps及以上的速率要求；(3)仅使用数字逻辑电路实现，方便片上系统集成；(4)面积和功耗远小于延迟锁相环技术；(5)无锁定时间限制，提升频繁读写效率。附图说明下面结合附图和实施例对本专利技术进一步地说明；图1所示为现有技术的双倍数据速率模式存储系统及其读写操作时序；图2所示为根据本专利技术实施方式的双倍数据速率模式存储系统的相位同步原理图；图3a，3b所示为根据本专利技术实施方式的eMMC存储系统的相位同步示意图；图4所示为根据本专利技术实施方式的一种相位同步电路图。具体实施方式本部分将详细描述本专利技术的具体实施例，本专利技术之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本专利技术的每个技术特征和整体技术方案，但其不能理解为对本专利技术保护范围的限制。在本专利技术的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。本专利技术的描述中，除非另有明确的限定，设置等词语应做广义理解，所属
技术人员可以结合技术方案的具体内容合理确定上述词语在本专利技术中的具体含义。图2所示为根据本专利技术实施方式的双倍数据速率模式存储系统的相位同步原理图。对于双倍数据速率模式存储系统读操作，主机在信号输入端口看到的STROBE和DAT-Out是边沿对齐的，即相位差为0。2xCLK是主机内部与STROBE同源的，且频率为STROBE两倍的时钟。本申请提出的相位同步技术的原理是使用2xCLK的多个(大于等于3的本文档来自技高网...

【技术保护点】
1.一种基于对数据选通信号采样的相位同步方法，其特征在于，该方法包括：/n在存储系统中，使用主机产生的多个相位差相等的相位信号对主机执行读操作时接收的数据选通信号进行采样延迟，通过所述采样延迟完成对选通信号进行相位同步。/n

【技术特征摘要】
1.一种基于对数据选通信号采样的相位同步方法，其特征在于，该方法包括：
在存储系统中，使用主机产生的多个相位差相等的相位信号对主机执行读操作时接收的数据选通信号进行采样延迟，通过所述采样延迟完成对选通信号进行相位同步。


2.根据权利要求1所述的基于对数据选通信号采样的相位同步方法，其特征在于，所述多个相位差相等的相位信号构成采样时钟，所述采样时钟为一个周期信号且所述采样时钟的频率为所述主机在进行写操作发送至设备的时钟信号的2倍，进一步，将所述相位差相等的时钟信号根据存储系统的传输速率进行对应的等分处理。


3.根据权利要求2所述的基于对数据选通信号采样的相位同步方法，其特征在于，所述采样时钟一个周期内划分的相位信号大于等于3且为正整数。


4.根据权利要求1所述的基于对数据选通信号采样的相位同步方法，其特征在于，所述存储系统包括SDRAM存储系统及eMMC存储系统。


5.根据权利要求4所述的基于对数据选通信号采样的相位同步方法，若存储系统配置为SDRAM存储系统，则采样延迟具体包括：

【专利技术属性】
技术研发人员：刘斌，
申请(专利权)人：珠海妙存科技有限公司，
类型：发明
国别省市：广东;44