存储装置制造方法及图纸

本公开提供一种存储器芯片和一种存储装置。所述存储装置包括第一存储器芯片，第一存储器芯片包括：第一输入焊盘，其配置为接收第一输入信号；第一初始化电路，其配置为产生第一初始化信号；第一输入延迟电路，其配置为将所述第一输入信号延迟第一延迟时间以产生第一输出信号；第一输出焊盘，其配置为接收所述第一输出信号并输出所述第一输出信号；第一时钟延迟电路，其配置为将所述第一初始化信号延迟第二延迟时间以产生第一时钟信号；第二时钟延迟电路，其配置为将所述第一时钟信号延迟第三延迟时间以产生第二时钟信号；第一锁存器，其配置为基于所述第一时钟信号存储所述第一输入信号；以及第二锁存器，其配置为基于所述第二时钟信号存储所述第一输入信号。

Storage device

【技术实现步骤摘要】
存储装置相关申请的交叉引用本申请要求于2018年9月13日在韩国知识产权局提交的韩国专利申请No.10-2018-0109474的优先权，其公开内容通过引用整体并入本文。
本专利技术构思的示例实施例涉及存储装置。
技术介绍
为了构造大容量存储装置，可以通过层叠多个存储器芯片(例如，NAND闪存、PRAM等)来形成封装件。由于多个存储器芯片通常使用被输入到封装件的控制信号，因此可以为每个存储器芯片设置不同的芯片地址，以便区分相应的存储器芯片。当使用引线接合将地址直接分配给每个存储器芯片的地址焊盘时，随着存储器芯片的数量增加，地址焊盘和接合线的数量会增加。当地址焊盘的数量增加时，由于存储器芯片的尺寸增加，难以使存储器芯片或封装件小型化。另外，当接合线的数量增加时，很可能会发生封装件的缺陷。
技术实现思路
本专利技术构思的示例实施例提供具有改善的可靠性和产品集成度的存储装置。根据本专利技术构思的示例实施例，一种存储器芯片可以包括：第一输入焊盘，其配置为接收第一输入信号；第一初始化电路，其配置为产生第一初始化信号；第一输入延迟电路，其配置为基于第一初始化信号设置第一延迟时间，并且将所述第一输入信号延迟所述第一延迟时间以产生第一输出信号；第一输出焊盘，其配置为接收所述第一输出信号并将所述第一输出信号输出到外部；第一时钟延迟电路，其配置为将所述第一初始化信号延迟第二延迟时间以产生第一时钟信号，所述第二延迟时间与所述第一延迟时间不同；第二时钟延迟电路，其配置为将所述第一时钟信号延迟第三延迟时间以产生第二时钟信号，所述第三延迟时间与所述第二延迟时间不同；第一锁存器，其配置为基于所述第一时钟信号存储所述第一输入信号；以及第二锁存器，其配置为基于所述第二时钟信号存储所述第一输入信号。根据本专利技术构思的示例实施例，一种存储装置包括：控制器；第一存储器芯片，其包括第一地址设置电路，所述第一地址设置电路配置为从所述控制器接收地址设置命令以产生第一初始化信号、从外部接收信号以产生第一输入信号、基于所述第一初始化信号设置第一延迟时间、将所述第一输入信号延迟所述第一延迟时间以产生第一输出信号、将所述第一初始化信号延迟第二延迟时间以产生第一时钟信号、基于所述第一时钟信号确定第一输出时间点、以及在所述第一输出时间点输出所述第一输入信号的电平作为所述第一存储器芯片的第一地址的第一值；以及第二存储器芯片，其包括第二地址设置电路，所述第二地址设置电路配置为从所述第一地址设置电路接收所述第一输出信号。根据本专利技术构思的示例实施例，一种存储器芯片包括：第一输入焊盘，其配置为接收第一输入信号；第一初始化电路，其配置为提供第一初始化信号；第一输入延迟电路，其配置为基于所述第一初始化信号延迟所述第一输入信号；第一环形振荡器，其配置为产生第一时钟信号和第二时钟信号，使得所述第二时钟信号为延迟了第一延迟时间的第一时钟信号；第一锁存器，其配置为基于所述第一时钟信号存储所述第一输入信号；第二锁存器，其配置为基于所述第二时钟信号存储所述第一输入信号；以及第一时钟控制器，其配置为分别将所述第一时钟信号和所述第二时钟信号提供至所述第一锁存器和所述第二锁存器。然而，本专利技术构思的示例实施例不限于这里阐述的实施例。通过参考下面给出的本专利技术构思的示例实施例的详细描述，本专利技术构思的上述和其他示例实施例对于本专利技术构思所属领域的普通技术人员将变得更加明显。附图说明通过参照附图详细描述本公开的示例性实施例，本公开的上述和其他方面及特征将变得更加明显。图1是用于说明根据一些示例实施例的数据存储系统的配置的示例图。图2是用于说明根据一些示例实施例的芯片选择电路的示例图。图3是用于说明根据一些示例实施例的多个存储器芯片之间的连接关系的示例图。图4是用于描述根据一些示例实施例的地址设置电路的示例图。图5是用于说明根据一些示例实施例的地址设置电路的操作的示例时序图。图6是示出根据一些示例实施例的地址设置电路的示例图。图7是用于描述根据一些示例实施例的地址设置电路的示例图。图8是用于说明根据一些示例实施例的地址设置电路的操作的示例时序图。图9是用于描述根据一些示例实施例的地址设置电路的示例图。图10是用于说明根据一些示例实施例的地址设置电路的操作的示例时序图。图11是用于说明根据一些示例实施例的地址设置电路异常操作的情况的示例图。图12是用于说明根据一些示例实施例的用于减少(或替代地，防止)地址设置故障的地址设置电路的示例图。图13是用于说明根据一些示例实施例的用于减少(或替代地，防止)地址设置故障的地址设置电路的操作的示例时序图。图14是用于说明根据一些示例实施例的地址设置电路的示例图。图15是用于描述根据一些示例实施例的地址设置电路的示例图。图16是用于说明根据一些示例实施例的地址设置电路的操作的示例流程图。图17是用于说明根据一些示例实施例的存储装置的修改示例的示例图。图18是用于说明根据一些其他示例实施例的存储装置的修改示例的示例图。具体实施方式图1是用于说明根据一些示例实施例的数据存储系统的配置的示例图。参照图1，根据一些示例实施例的数据存储系统可以包括存储装置100和主机200。根据一些示例实施例的主机200可以向存储装置100发送数据或从存储装置100接收数据，或者可以将命令传送到存储装置100。主机200可以包括用户设备，例如个人/便携式计算机、PDA、PMP和MP3播放器。主机200和存储装置100可以通过主机接口彼此连接。主机接口可以是例如标准化接口，例如USB、SCSI、ESDI、SATA、SAS、PCI-express或IDE接口。用于连接主机200和存储装置100的接口类型不限于特定形式，并且可以进行各种修改。根据一些示例实施例的存储装置100可以是使用闪存的固态驱动器(SSD)，但是实施例不限于此。例如，存储装置100可以是PC卡(PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC和MMC-micro)、SD卡(SD、miniSD、microSD和SDHC)、通用闪存装置(UFS)等。根据一些示例实施例的存储装置100可以包括控制器110和多个存储器芯片120。多个存储器芯片120可以是例如NAND闪存、垂直NAND闪存，NOR闪存、电阻RAM(RRAM)、相变存储器(PRAM)、磁阻存储器(MRAM)、铁电存储器(FRAM)和自旋注入磁化反转存储器(STT-RAM)，但是示例实施例不限于此。多个存储器芯片120中的每一个可以包括地址设置电路122和存储器单元区域124。存储器单元区域124可以是存储数据的区域。可以在包括缓冲存储器区域的意义上来使用存储器单元区域124。地址设置电路122可以是设置多个存储器芯片120中的每一个的地址的电路。稍后将提供地址设置电路122的具体描述。本文档来自技高网...

【技术保护点】
1.一种存储器芯片，包括：/n第一输入焊盘，其配置为接收第一输入信号，/n第一初始化电路，其配置为产生第一初始化信号，/n第一输入延迟电路，其配置为基于第一初始化信号设置第一延迟时间，并且将所述第一输入信号延迟所述第一延迟时间以产生第一输出信号，/n第一输出焊盘，其配置为接收所述第一输出信号并将所述第一输出信号输出到外部，/n第一时钟延迟电路，其配置为将所述第一初始化信号延迟第二延迟时间以产生第一时钟信号，所述第二延迟时间与所述第一延迟时间不同，/n第二时钟延迟电路，其配置为将所述第一时钟信号延迟第三延迟时间以产生第二时钟信号，所述第三延迟时间与所述第二延迟时间不同，/n第一锁存器，其配置为基于所述第一时钟信号存储所述第一输入信号，以及/n第二锁存器，其配置为基于所述第二时钟信号存储所述第一输入信号。/n

【技术特征摘要】
20180913 KR 10-2018-01094741.一种存储器芯片，包括：
第一输入焊盘，其配置为接收第一输入信号，
第一初始化电路，其配置为产生第一初始化信号，
第一输入延迟电路，其配置为基于第一初始化信号设置第一延迟时间，并且将所述第一输入信号延迟所述第一延迟时间以产生第一输出信号，
第一输出焊盘，其配置为接收所述第一输出信号并将所述第一输出信号输出到外部，
第一时钟延迟电路，其配置为将所述第一初始化信号延迟第二延迟时间以产生第一时钟信号，所述第二延迟时间与所述第一延迟时间不同，
第二时钟延迟电路，其配置为将所述第一时钟信号延迟第三延迟时间以产生第二时钟信号，所述第三延迟时间与所述第二延迟时间不同，
第一锁存器，其配置为基于所述第一时钟信号存储所述第一输入信号，以及
第二锁存器，其配置为基于所述第二时钟信号存储所述第一输入信号。


2.如权利要求1所述的存储器芯片，还包括：
第一与门，其配置对所述第一时钟信号和所述第二时钟信号的反相信号执行与选通，以产生第一脉冲时钟信号，其中
第一锁存器被配置为基于所述第一脉冲时钟信号存储所述第一输入信号。


3.如权利要求1所述的存储器芯片，其中，所述第二时钟延迟电路包括第一子时钟延迟电路和第二子时钟延迟电路，所述第一子时钟延迟电路被配置为将所述第一时钟信号延迟第四延迟时间以产生第一子时钟信号，第二子时钟延迟电路被配置为将第一子时钟信号延迟第五延迟时间以产生第二时钟信号，第一存储器芯片还包括：
第一与门，其配置为对所述第一时钟信号和所述第一子时钟信号的反相信号执行与选通，以产生第一脉冲时钟信号，其中
第一锁存器被配置为基于所述第一脉冲时钟信号来存储所述第一输入信号。


4.如权利要求3所述的存储器芯片，其中，所述第四延迟时间小于所述第五延迟时间。


5.如权利要求3所述的存储器芯片，其中，所述第一与门被配置为对所述第一输入信号、所述第一时钟信号和所述第一子时钟信号的反相信号执行与选通，以产生所述第一脉冲时钟信号。


6.如权利要求1所述的存储器芯片，其中，所述第一延迟时间与所述第三延迟时间实质相同。


7.如权利要求1所述的存储器芯片，其中，所述第二延迟时间小于所述第一延迟时间和所述第三延迟时间中的每一个。


8.如权利要求1所述的存储器芯片，还包括：
第一控制电路，其配置为将存储在所述第一锁存器和所述第二锁存器中的信号与期望的目标地址进行比较。


9.如权利要求8所述的存储器芯片，其中，
所述第一控制电路被配置为响应于存储在所述第一锁存器和所述第二锁存器中的信号与所述期望的目标地址不同，调整所述第一时钟延迟电路和所述第二时钟延迟电路的延迟时间，并且
所述第一控制电路被配置为响应于存储在所述第一锁存器和所述第二锁存器中的信号与所述期望的目标地址相同，输出存储在所述第一锁存器和所述第二锁存器中的信号作为所述存储器芯片的第一地址。


10.一种存储装置，包括：
控制器；
第一存储器芯片，其包括第一地址设置电路，所述第一地址设置电路配置为：
从所述控制器接收地址设置命令以产生第一初始化信号，
从外部接收信号以产生第一输入信号，
基于所述第一初始化信号设置第一延迟时间，
将所述第一输入信号延迟所述第一延迟时间以产生第一输出信号，...

【专利技术属性】
技术研发人员：郑凤吉，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR