用于具有减少噪声的驱动器的设备及方法技术

本发明专利技术涉及用于具有减少噪声的驱动器的设备及方法。本发明专利技术的实施例引申到用于具有减少电压噪声的驱动器的设备及方法。时钟信号可提供到半导体装置，且可遍及所述装置分布。驱动器沿可用作所述时钟信号的缓冲器的所述装置内的信号路径提供。每一时钟信号可耦合到所述驱动器内的多个驱动器电路。所述多个驱动器电路中的每一者可耦合到一对不同供电电压线。所述驱动器电路全都可具有彼此类似的延迟。

Devices and methods for drivers with noise reduction

【技术实现步骤摘要】
用于具有减少噪声的驱动器的设备及方法
本专利技术涉及用于驱动器的设备及方法，特定来说，涉及用于具有减少噪声的驱动器的设备及方法。
技术介绍
半导体装置可用于多种应用。举例来说，半导体装置(例如半导体存储器装置)可用于存储及检索计算机系统中的信息。外部时钟信号可提供到半导体装置(及/或由半导体装置生成)以使各种组件的操作与共同时序信号同步。外部时钟信号可由半导体装置用于生成内部时钟信号。内部时钟信号可用于控制半导体装置的各种电路的操作时序。电路可处于半导体装置的各个位置中。因此，内部时钟信号可能需要分布到半导体装置周围的各个点以便控制各种电路的时序。内部时钟信号可随着其围绕半导体装置行进而衰减。驱动器电路可用于通过(例如)放大时钟信号振幅及/或电流来提升时钟信号。因为驱动器电路可从半导体装置的供电电压汲取电力，所以其会将电压噪声引入到时钟信号。电压噪声会使时钟信号的波形失真，且会减弱半导体装置的性能特性。可期望减少由驱动器电路带来的电压噪声。
技术实现思路
本申请案的一个方面涉及一种设备，其包括：第一电压接线，其在第一方向上拉长，且所述第一电压接线经供应有第一电压；第二电压接线，其在与所述第一方向交叉的第二方向上拉长，所述第二电压接线经由第一接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；第三电压接线，其平行于所述第二电压接线拉长，所述第三电压接线经由第二接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；第一节点，其经配置以被供应有第一时钟信号；第一驱动器，其包含第一反相器及第二反相器，所述第一反相器及所述第二反相器使其输入节点共同耦合到所述第一节点，使其输出节点彼此耦合，所述第一反相器耦合到所述第二电压接线，且所述第二反相器耦合到所述第三电压接线；第二节点，其经配置以被供应有第二时钟信号，所述第二时钟信号的频率等于所述第一时钟信号且其相位与所述第一时钟信号不同；及第二驱动器，其包含第三反相器及第四反相器，所述第三反相器及所述第四反相器使其输入节点共同耦合到所述第二节点，使其输出节点彼此耦合，所述第三反相器耦合到所述第二电压接线，且所述第四反相器耦合到所述第三电压接线。本申请案的另一方面涉及一种设备，其包括：第一驱动器电路，其耦合到第一高电压及第一低电压；及第二驱动器电路，其耦合到第二高电压及第二低电压，其中所述第一驱动器电路的输入与所述第二驱动器电路的输入共同耦合，且所述第一驱动器电路的输出与所述第二驱动器电路的输出共同耦合。本申请案的又另一方面涉及一种设备，其包括：第一驱动器电路，其耦合到第一时钟信号且还耦合到第一高电压线及第一低电压线；第二驱动器电路，其耦合到第二时钟信号且还耦合到所述第一高电压线及所述第一低电压线；第三驱动器电路，其耦合到第三时钟信号且还耦合到第二高电压线及所述第一低电压线；及第四驱动器电路，其耦合到第四时钟信号且还耦合到所述第二高电压线及所述第一低电压线，其中所述第一时钟信号与所述第三时钟信号互补，但不与所述第二时钟信号或所述第四时钟信号互补，且其中所述第二时钟信号与所述第四时钟信号互补，但不与所述第一时钟信号或所述第三时钟信号互补。附图说明图1是根据本专利技术的实施例的设备的框图。图2是根据本专利技术的实施例的半导体存储器装置中的时钟路径的示意图。图3是根据本专利技术的实施例的时钟信号的时序图。图4是根据本专利技术的实施例的驱动器的示意图。图5是根据本专利技术的实施例的反相器驱动器的示意图。图6是根据本专利技术的实施例的驱动器的示意图。图7是根据本专利技术的实施例的非反相驱动器的示意图。图8是根据本专利技术的实施例的非反相驱动器的示意图。图9是根据本专利技术的实施例的非反相驱动器的示意图。图10是根据本专利技术的实施例的驱动器的示意图。图11A及11B是根据本专利技术的实施例的驱动器的布局数据的图。图12是描绘根据本专利技术的实施例的方法的流程图。具体实施方式某些实施例的以下描述仅具示范性且决不希望限制本专利技术的范围或其应用或用途。在本专利技术系统及方法的实施例的以下详细描述中，参考附图，所述附图构成本专利技术的部分且通过说明来展示其中可实践所描述的系统及方法的特定实施例。足够详细地描述这些实施例以使所属领域的技术人员能够实践目前所揭示的系统及方法，且应理解，可利用其它实施例，且可在不背离本专利技术的精神及范围的情况下作出结构及逻辑变化。此外，为了清楚的目的，当所属领域的技术人员明白某些特征时，将不论述其详细描述以免模糊本专利技术的实施例的描述。因此，以下详细描述不被视作意在限制，且本专利技术的范围仅由所附权利要求书界定。本专利技术的实施例可涉及某些定向(例如上表面、下部、垂直对准等)的描述。应理解，这些仅用于描述性目的以描述某些组件的彼此相对定位，且本专利技术的实施例可具有任何空间定向。半导体装置可进行需要具有受控时序的一或多个操作。半导体装置可接收(及/或生成)可用于控制装置的操作时序的一或多个时钟信号。时钟信号一般可为以某一频率交替于高时钟电平(例如高电压电平)与低时钟电平(例如低电压电平，例如接地)之间的电信号。时钟信号可用于生成内部时钟信号。装置可生成具有相同频率的多个时钟信号，其等可通过不同信号之间的相位变化来区分。装置可能需要将时钟信号分布到装置的不同组件。当分布时钟信号时，其会经受信号退化，例如，由于沿时钟信号行进所沿的传导路径的电阻。装置可使用可通过(例如)提升时钟信号的电流来减少及/或消除退化效果的一或多个驱动器电路。驱动器电路可耦合到供电电压(例如Vdd及Vss)以提供用于提升时钟电路的电力。供电电压会将电压噪声引入到驱动器电路处的时钟信号中，这会使波形退化。本专利技术涉及具有减少电压噪声的驱动器。时钟信号可分裂到两个(或两个以上)驱动器电路。驱动器电路中的每一者可耦合到提供供电电压的一对不同线。时钟信号可重组于驱动器电路之后的节点处。因为时钟信号的电流在时钟信号分裂时减低，所以驱动器电路可汲取较少电力且因此以较低电压噪声风险运行。尽管关于作为特定实例的半导体存储器装置来描述本专利技术，但所属领域的技术人员应理解，本专利技术可结合任何半导体装置的时钟信号使用。图1是根据本专利技术的实施例的设备的框图。所述设备可为半导体装置100，且将就此称呼。在一些实施例中，半导体装置100可包含(无限制)DRAM装置，例如(举例来说)集成到单个半导体芯片中的存储器。半导体装置100包含存储器阵列118。存储器阵列118展示为包含多个存储器库。在图1的实施例中，存储器阵列118展示为包含8个存储器库BANK0到BANK7。每一存储器库包含多个字线WL、多个位线BL及/BL及布置在多个字线WL与多个位线BL及/BL的相交点处的多个存储器单元MC。由行解码器114执行对字线WL的选择，且由列解码器116执行对位线BL及/BL的选择。在图2的实施例中，行解码器114包含用于每一存储器库的相应行解码器，且列解码器116包含用于每一存储器库的相应列解码器。位线BL及/BL耦合到本文档来自技高网...

【技术保护点】
1.一种设备，其包括：/n第一电压接线，其在第一方向上拉长，且所述第一电压接线经供应有第一电压；/n第二电压接线，其在与所述第一方向交叉的第二方向上拉长，所述第二电压接线经由第一接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；/n第三电压接线，其平行于所述第二电压接线拉长，所述第三电压接线经由第二接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；/n第一节点，其经配置以被供应有第一时钟信号；/n第一驱动器，其包含第一反相器及第二反相器，所述第一反相器及所述第二反相器使其输入节点共同耦合到所述第一节点，使其输出节点彼此耦合，所述第一反相器耦合到所述第二电压接线，且所述第二反相器耦合到所述第三电压接线；/n第二节点，其经配置以被供应有第二时钟信号，所述第二时钟信号的频率等于所述第一时钟信号且其相位与所述第一时钟信号不同；及/n第二驱动器，其包含第三反相器及第四反相器，所述第三反相器及所述第四反相器使其输入节点共同耦合到所述第二节点，使其输出节点彼此耦合，所述第三反相器耦合到所述第二电压接线，且所述第四反相器耦合到所述第三电压接线。/n

【技术特征摘要】
20180927 US 16/144,6931.一种设备，其包括：
第一电压接线，其在第一方向上拉长，且所述第一电压接线经供应有第一电压；
第二电压接线，其在与所述第一方向交叉的第二方向上拉长，所述第二电压接线经由第一接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；
第三电压接线，其平行于所述第二电压接线拉长，所述第三电压接线经由第二接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；
第一节点，其经配置以被供应有第一时钟信号；
第一驱动器，其包含第一反相器及第二反相器，所述第一反相器及所述第二反相器使其输入节点共同耦合到所述第一节点，使其输出节点彼此耦合，所述第一反相器耦合到所述第二电压接线，且所述第二反相器耦合到所述第三电压接线；
第二节点，其经配置以被供应有第二时钟信号，所述第二时钟信号的频率等于所述第一时钟信号且其相位与所述第一时钟信号不同；及
第二驱动器，其包含第三反相器及第四反相器，所述第三反相器及所述第四反相器使其输入节点共同耦合到所述第二节点，使其输出节点彼此耦合，所述第三反相器耦合到所述第二电压接线，且所述第四反相器耦合到所述第三电压接线。


2.根据权利要求1所述的设备，其进一步包括时钟分频器，所述时钟分频器经配置以基于第三时钟信号来提供所述第一时钟信号及所述第二时钟信号，所述第三时钟信号的频率大于所述第一时钟信号及所述第二时钟信号中的每一者。


3.根据权利要求2所述的设备，其中所述第一时钟信号及所述第二时钟信号的相位彼此移位180度。


4.根据权利要求1所述的设备，其进一步包括：
第四电压接线，其在所述第一方向上拉长，且所述第四电压接线经供应有与所述第一电压不同的第二电压；及
第五及第六电压接线，其在所述第二方向上拉长，所述第五及第六电压接线中的每一者经由接点插塞来耦合到所述第四电压接线以被供应有所述第二电压；
其中所述第一反相器及所述第三反相器中的每一者耦合到所述第五电压接线；且
其中所述第二反相器及所述第四反相器中的每一者耦合到所述第六电压接线。


5.根据权利要求1所述的设备，其进一步包括：
第四电压接线，其在所述第二方向上拉长，所述第四电压接线经由第三接点插塞来耦合到所述第一电压接线以被供应有所述第一电压；
第三节点，其经配置以被供应有第三时钟信号，所述第三时钟信号的频率等于所述第一时钟信号且其相位与所述第一时钟信号及所述第二时钟信号中的每一者不同；及
第三驱动器，其包含第五反相器及第六反相器，所述第五反相器及所述第六反相器使其输入节点共同耦合到所述第三节点，使其输出节点彼此耦合，所述第五反相器耦合到所述第四电压接线，且所述第六反相器耦合到所述第三电压接线。


6.根据权利要求5所述的设备，其进一步包括：
第四节点，其经配置以被供应有第四时钟信号，所述第四时钟信号的频率等于所述第一时钟信号且其相位与所述第一时钟信号、所述第二时钟信号及所述第三时钟信号中的每一者不同；及
第四驱动器，其包含第七反相器及第八反相器，所述第七反相器及所述第八反相器使其输入节点共同耦合到所述第四节点，使其输出节点彼此耦合，所述第七反相器耦合到所述第四电压接线，且所述第八反相器耦合到所述第三电压接线。


7.根据权利要求6所述的设备，其中所述第一时钟信号及所述第二时钟信号的相位彼此移位180度，且所述第三时钟信号及所述第四时钟信号的相位彼此移位180度。


8.一种设备，其包括：
第一驱动器电路，其耦合到第一高电压及第一低电压；及
第二驱动器电路，其耦合到第二高电压及第二低电压，
其中所述第一驱动器电路的输入与所述第二驱动器电路的输入共同耦合，且所...

【专利技术属性】
技术研发人员：森重一行，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US