存储器电路、电路控制方法、集成电路器件及处理器技术

本申请提供一种存储器电路、电路控制方法、集成电路器件及处理器，包括：读写相关信号线，逻辑与电路，使能信号发生器、控制器以及执行器；读写相关信号线与对应的逻辑与电路的第一输入端连接，使能信号发生器的输出端和逻辑与电路的第二输入端连接，逻辑与电路的输出端与对应的执行器连接；控制器与使能信号发生器的输入端连接，控制器用于控制使能信号发生器的输出端输出使能信号的时刻。逻辑与电路的其中一个输入端受使能信号发生器的输出端控制，便可以利用使能信号发生器来调节逻辑与电路的输出端的开启或关闭，从而在时钟信号的周期较长时，通过使能信号发生器缩短执行器接收到高电平信号的时长，避免BL被拉得过低，减少功耗。

Memory circuit, circuit control method, integrated circuit device and processor

【技术实现步骤摘要】
存储器电路、电路控制方法、集成电路器件及处理器
本申请涉及数字电路领域，具体而言，涉及一种存储器电路、电路控制方法、集成电路器件及处理器。
技术介绍
现有技术中，字线信号(WordLinePulse，简称WL)可以由时钟信号CLK的下降沿触发，由CLK的上升沿关断。字线信号在触发的时间段(即WL＝1)内，位线信号(BitLine，简称BL)被从电源电压VDD往下拉。灵敏放大器可以对位线信号BL与位线反向信号BLB之间的电压差进行放大输出。BL与BLB之间的电压差在100mV左右时，灵敏放大器便可以进行正常工作。当时钟信号工作在较低的频率时，时钟周期较长，意味着字线信号在触发的时间段较长；在字线信号在触发的时间段内，BL一直被下拉，使得BL有可能被拉到1/2VDD，甚至更低。在字线信号关断时，被下拉的BL需要经充电充回VDD，因此，若BL被下拉得过低，会造成较高的功耗。
技术实现思路
本申请实施例的目的在于提供一种存储器电路、电路控制方法、集成电路器件及处理器，用以改善现有技术容易造成大量功耗的问题。第一方面，本申请实施例提供了一种存储器电路，包括读写相关信号线，与所述读写相关信号线对应的逻辑与电路，使能信号发生器、控制器以及执行器；所述读写相关信号线与对应的逻辑与电路的第一输入端连接，所述使能信号发生器的输出端和所述逻辑与电路的第二输入端连接，所述逻辑与电路的输出端与对应的所述执行器连接；所述控制器与所述使能信号发生器的输入端连接，所述控制器用于控制所述使能信号发生器的输出端输出使能信号的时刻。在上述的实施方式中，读写相关信号线依然受时钟信号的影响，在时钟信号的下降沿处于高电平状态，由于读写相关信号线与逻辑与电路的一个输入端连接，若逻辑与电路的另一个输入端未处于高电平，则逻辑与电路的输出端不会输出高电平；逻辑与电路的另一个输入端受使能信号发生器的输出端控制，便可以利用使能信号发生器来调节逻辑与电路的输出端的开启或关闭，从而在时钟信号的周期较长时，通过使能信号发生器缩短执行器接收到高电平信号的时长，避免BL被拉得过低，减少功耗。在一个可能的设计中，所述使能信号发生器包括第一反相器、第一逻辑与电路、多个传输门以及与所述多个传输门中的每个传输门分别对应的多个反相器阵列，其中，所述多个反相器阵列中的每个反相器阵列均包括偶数数量个反相器，且多个反相器阵列中两两反相器阵列的反向器数量均不相同；所述多个传输门均与所述控制器连接；所述多个传输门中的每个传输门均与对应的反相器阵列串联，组成多条串联电路；所述多条串联电路并联组成并联电路；所述第一反相器经所述并联电路和所述第一逻辑与电路的第一输入端连接，所述第一反相器直接和所述第一逻辑与电路的第二输入端连接，所述第一逻辑与电路的输出端为所述使能信号发生器的输出端。在上述的实施方式中，可以通过传输门与偶数数量个反相器组成延时电路，且不同的偶数数量个反相器达到的延时时间不同，控制器可以控制多个传输门中的某一个导通，从而达到合适的延时效果。在一个可能的设计中，所述多个传输门包括第一传输门、第二传输门、第三传输门以及第四传输门，所述多个反相器阵列包括第一反相器阵列、第二反相器阵列、第三反相器阵列以及第四反相器阵列；所述第一传输门与所述第一反相器阵列串联组成第一串联电路；所述第二传输门与所述第二反相器阵列串联组成第二串联电路；所述第三传输门与所述第三反相器阵列串联组成第三串联电路；所述第四传输门与所述第四反相器阵列串联组成第四串联电路；所述第一串联电路、第二串联电路、第三串联电路以及第四串联电路并联组成并联电路。在上述的实施方式中，可以包括四个传输门，且每个传输门分别连接对应的反相器阵列，从而使得使能信号发生器可以实现四种时长的延时。可以理解，传输门的个数不应该理解为是对本申请的限制。在一个可能的设计中，所述读写相关信号线包括多根字线信号线，所述执行器为多个存储单元；所述多根字线信号线中的每根字线信号线与对应的逻辑与电路的第一输入端连接；所述每个逻辑与电路的输出端与多个存储单元中对应的所述存储单元连接。在上述的实施方式中，多根字线信号线中的每根字线信号线分别与多个存储单元中的每个存储单元相对应，在字线信号线以及使能信号发生器均为高电平时，与存储单元连接的逻辑与电路的输出端才会为高电平，因此，通过控制使能信号发生器输出高电平的时刻便可以控制存储单元工作的时长，从而减少BL的工作时长，减少功耗。在一个可能的设计中，所述存储器电路还包括字线译码器、灵敏放大器、灵敏使能信号产生器、位线信号线、位线反向信号线以及数据输出器；所述位线信号线以及所述位线反向信号线依次连接多个存储单元中的每个存储单元，且所述位线信号线以及所述位线反向信号线均与所述灵敏放大器连接，所述灵敏放大器与所述数据输出器连接；所述灵敏使能信号产生器与所述灵敏放大器连接，用于产生令所述灵敏放大器工作的使能信号；所述字线译码器与所述多根字线信号线中的每根字线信号线连接。在一个可能的设计中，所述读写相关信号线包括字线信号线、位线充电信号线或位线MUX信号线中的至少一种。在上述的实施方式中，读写相关信号线可以为字线信号线、位线充电信号线或位线MUX信号线中的至少一种，读写相关信号线的具体信号线类型不应该理解为是对本申请的限制。任何与SRAM读写相关的信号所在的线路都应纳入本申请的保护范围。第二方面，本申请实施例提供了一种存储器电路控制方法，应用于上述的存储器电路中，所述方法包括：控制器获取时钟信号的时钟周期时长；所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻。在上述的实施方式中，控制器可以根据时钟周期时长来对使能信号发生器进行控制，从而控制使能信号发生器输出使能信号的时刻，在时钟信号的时钟周期较长时，通过使能信号发生器延长执行器接收到高电平信号的时刻，减少BL被下拉的时间，从而避免BL被拉得过低，减少功耗。在一个可能的设计中，所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻，包括：若所述时钟周期时长未超过预设时长，所述控制器控制所述使能信号发生器的输出端处于长时间输出使能信号的状态。在上述的实施方式中，时钟周期时长未超过预设时长，则表示时钟周期处于频率正常的范围内，此时，控制器可以控制使能信号发生器的输出端长时间输出使能信号，即令逻辑与电路的第二输入端长时间处于高电平状态，使得正常频率情况时，逻辑与电路的导通与否仅与读写相关信号的电平状态有关，从而更好地进行BL工作时长的调节。在一个可能的设计中，所述控制器根据预先设置的匹配关系控制所述使能信号发生器的输出端输出使能信号的时刻，包括：所述控制器根据所述时钟周期时长获得所述时钟信号的频率；所述控制器根据所述频率落在的目标频率区间，从多个传输门中选择与所述目标频率区间对应的目标传输门，并导通所述目标传输门。控制器可以计算时钟信号的频率，并且判断频率落在多个频率区间中的哪个频率区间，每个频率区间均可以对本文档来自技高网...

【技术保护点】
1.一种存储器电路，其特征在于，包括读写相关信号线，与所述读写相关信号线对应的逻辑与电路，使能信号发生器、控制器以及执行器；/n所述读写相关信号线与对应的逻辑与电路的第一输入端连接，所述使能信号发生器的输出端和所述逻辑与电路的第二输入端连接，所述逻辑与电路的输出端与对应的所述执行器连接；/n所述控制器与所述使能信号发生器的输入端连接，所述控制器用于控制所述使能信号发生器的输出端输出使能信号的时刻。/n

【技术特征摘要】
1.一种存储器电路，其特征在于，包括读写相关信号线，与所述读写相关信号线对应的逻辑与电路，使能信号发生器、控制器以及执行器；
所述读写相关信号线与对应的逻辑与电路的第一输入端连接，所述使能信号发生器的输出端和所述逻辑与电路的第二输入端连接，所述逻辑与电路的输出端与对应的所述执行器连接；
所述控制器与所述使能信号发生器的输入端连接，所述控制器用于控制所述使能信号发生器的输出端输出使能信号的时刻。


2.根据权利要求1所述的存储器电路，其特征在于，所述使能信号发生器包括第一反相器、第一逻辑与电路、多个传输门以及与所述多个传输门中的每个传输门分别对应的多个反相器阵列，其中，所述多个反相器阵列中的每个反相器阵列均包括偶数数量个反相器，且多个反相器阵列中两两反相器阵列的反向器数量均不相同；
所述多个传输门均与所述控制器连接；
所述多个传输门中的每个传输门均与对应的反相器阵列串联，组成多条串联电路；
所述多条串联电路并联组成并联电路；
所述第一反相器经所述并联电路和所述第一逻辑与电路的第一输入端连接，所述第一反相器直接和所述第一逻辑与电路的第二输入端连接，所述第一逻辑与电路的输出端为所述使能信号发生器的输出端。


3.根据权利要求2所述的存储器电路，其特征在于，所述多个传输门包括第一传输门、第二传输门、第三传输门以及第四传输门，所述多个反相器阵列包括第一反相器阵列、第二反相器阵列、第三反相器阵列以及第四反相器阵列；
所述第一传输门与所述第一反相器阵列串联组成第一串联电路；
所述第二传输门与所述第二反相器阵列串联组成第二串联电路；
所述第三传输门与所述第三反相器阵列串联组成第三串联电路；
所述第四传输门与所述第四反相器阵列串联组成第四串联电路；
所述第一串联电路、第二串联电路、第三串联电路以及第四串联电路并联组成并联电路。


4.根据权利要求1所述的存储器电路，其特征在于，所述读写相关信号线包括多根字线信号线，所述执行器为多个存储单元；
所述多根字线信号线中的每根字线信号线与对应的逻辑与电路的第一输入端连接；
每个所述逻辑与电路的输出端与多个存储单元中对应的所述存储单元连接。


5.根据权利要求4所述的存储器电路，其特征在于，所述存储器电路还包括字线译码器、灵敏放大器、灵敏使能信号产生器、位线信号线、位线反向信号线以及数据输出器；
所述位线信号线...

【专利技术属性】
技术研发人员：黄瑞锋，杨昌楷，王建龙，
申请(专利权)人：海光信息技术有限公司，
类型：发明
国别省市：天津;12