窄深沟槽的沉降物至掩埋层连接区域制造技术

一种形成IC的方法包括在掺杂有第一类型的衬底(102)中形成掺杂有第二类型的掩埋层(BL)(106)。蚀刻深沟槽直至BL，深沟槽包括较窄的内沟槽环和较宽的外沟槽环。第一深沉降物(122)注入使用具有第一剂量、第一能量和第一倾角的第二类型的离子。第二深沉降物(182)注入使用具有小于第一剂量的第二剂量、大于第一能量的第二能量以及小于第一倾角的第二倾角的第二类型的离子。外沟槽环和内沟槽环被电介质衬里。从外沟槽环的底部去除电介质衬层。外沟槽环填充有导电填充材料，该导电填充材料与衬底接触并填充内沟槽环。

Connection area from settlement of narrow and deep trench to buried layer

【技术实现步骤摘要】
【国外来华专利技术】窄深沟槽的沉降物至掩埋层连接区域
本专利技术涉及沟槽隔离的半导体器件。
技术介绍
具有高压能力的集成电路(IC)具有广泛的工业应用，包括汽车中使用的电源管理系统。这些集成电路包括在高电压范围内(例如80V至120V)工作的高压晶体管和在更低电压范围内(例如1V至5V)工作的低压晶体管。为了保护低压晶体管免受高压操作，IC可以采用一种或更多种电气隔离方案。例如，一种隔离方案涉及结隔离，其包括在体衬底内形成掩埋层(例如，N型掩埋层)和从该埋入层延伸到体衬底(例如，P型衬底)的顶表面以将高压晶体管与低压晶体管结隔离的沉降扩散。通常通过将N型埋层连接到与高压晶体管的工作范围相对应的高压来对该N型埋层进行偏置，而通过将P型衬底连接到通常接地的IC上的最低电位来对该P型衬底进行偏置。在某些情况下，高偏置电压和接地电压之间的差可能会超过掩埋层与衬底之间PN结的击穿电压阈值，从而导致泄漏并影响IC的性能和可靠性。结隔离可以与沟槽隔离结合。在这种情况下，填充电介质的沟槽向下延伸至掩埋层，并被沉降物(sinker)包围，从而形成隔离沟槽。
技术实现思路
所描述的实施例包括一种形成IC的方法，该方法包括在具有至少一个掺杂有第一类型的半导体层的衬底中形成掺杂有第二类型的掩埋层(BL)。蚀刻深沟槽直至BL，该深沟槽包括较窄的内沟槽环和较宽的从半导体层的顶表面的内沟槽环之外的外沟槽环。第一深沉降注入物包括以第一剂量、第一能量和第一倾角注入第二类型的离子。注入的第二深沉降物注入具有小于第一剂量的第二剂量、大于第一能量的第二能量和小于第一倾角的第二倾角的第二类型的离子。蚀刻外沟槽环和内沟槽环以延伸其沟槽深度，然后被电介质衬里。从外沟槽环的底部去除介电衬层，并且外沟槽环填充有导电填充材料，该导电填充材料与衬底层电接触并填充内沟槽环。附图说明图1A示出了根据一个示例实施例的具有双沟槽的示例半导体IC的俯视图，其中，内沟槽为隔离沟槽，其包括具有至掩埋层连接区域的所描述沉降物的沉降物。图1B示出了图1A所示的半导体IC的横截面图。图2A至图2H为示出根据一个示例实施例的用于形成具有双沟槽隔离器件的IC的示例方法的处理进程的横截面图，其中，内沟槽为隔离沟槽，包括具有至掩埋层连接区域的所描述沉降物的沉降物。图3为根据一个示例实施例的半导体IC的一部分的横截面图，该半导体IC具有通过双沟槽彼此隔离的高压晶体管和低压晶体管，该双沟槽包括TSC沟槽和隔离沟槽，该隔离沟槽包括具有至掩埋层连接区域的所描述沉降物的沉降物。图4示出了来自隔离沟槽沉降物电阻测试结构的测量电阻数据，该结构包括控制测试结构和测试结构，该测试结构接收了用于形成所描述的沉降物至用于隔离沟槽的掩埋层连接区域的所描述的注入物。图5A为源自扫描式电容显微镜(SCM)的扫描的原子力显微镜(AFM)图像，其示出了具有第一沉降注入物和所描述的第二沉降注入物(DEEPN2，较小的角度和较小的剂量)的施主浓度轮廓图。图5B为源自SCM的扫描的AFM图像，其示出了仅具有第一沉降注入物(没有第二沉降注入物)的施主浓度轮廓图。图5C示出了沿着DT侧壁的硅中的一维施主浓度轮廓图，其中示出了用于第一和第二沉降注入物的分布以及仅用于第一沉降注入物(没有第二沉降注入物)的分布。具体实施方式附图不一定按比例绘制。在附图中，相似的附图标记表示相似或等同的元件。行为或事件的图示排序不是限制性的，因为某些行为或事件可能以不同的顺序发生和/或与其他行为或事件同时发生。此外，一些图示的行为或事件来实现根据本说明书的方法是可选的。此外，本文所使用的在没有进一步限制的情况下的术语“耦合至”或“与...耦合”(等)描述间接或直接电连接。因此，如果第一器件“耦合”至第二器件，则该连接可以通过路径中仅寄生效应的直接电气连接，或者通过经由包括其他器件和连接的介入项的间接电连接。对于间接耦合，介入项通常不修改信号的信息，但可以调整其电流电平、电压电平和/或功率电平。一种描述的高压工艺流程包括用于隔离器件的深双沟槽，该双沟槽包括内部较小区域的深隔离沟槽和外部较大区域的通常掺杂多晶硅填充的深顶侧接触(TSC)沟槽。例如，就汽车应用而言，随着汽车48V电池的发展，要求采用双沟槽双极CMOS-DMOS(BCD)IC技术来提供额定击穿电压大于100V的器件，而不是传统的额定击穿电压为60V至85V的器件。很难修改现有的工艺技术(诸如85V额定值)并将其额定电压提高到≥100V。所描述的实施例认识到将IC的额定电压从例如85V增加到100V的一种方法是使用双深沟槽(DT)和内沟槽，该双深沟槽包括用于填充深TSC沟槽的导电填充材料的基线DT宽度(例如，约2.65μm的沟槽宽度)，该内沟槽具有明显更窄的DT宽度(例如，至少窄20％，通常至少窄40％)，该内沟槽在本文中称为隔离沟槽。隔离沟槽可防止沟槽中的导电填充材料(通常为掺杂的多晶硅)短路到衬底，因为它旨在使用衬底连接的TSC沟槽，使得隔离沟槽现在可以保持电浮动(例如，因为其底部有氧化硅)，以有助于提高击穿电压，诸如在N+埋层(NBL)与带有使衬底层接触的TSC沟槽的沟槽内的p衬底/多晶硅之间的p衬底的情况下。然而，本文认识到的新问题在于，对于较窄的隔离沟槽，在使用这种双沟槽时，在DeepN沉降物和NBL之间的p衬底的情况下，存在所得的高电阻连接，这是由于与在较宽的TSC沟槽周围的DeepN注入物的注入深度相比，在较窄的隔离沟槽附近提供了更浅的DeepN沉降注入物。例如，DeepN沉降注入物可以包括高剂量的磷注入物(例如，＞1×1015cm-2)，该磷注入物具有针对较宽的TSC沟槽限定的16度倾斜。所描述的实施例通过添加具有更高能量、较小倾角和明显更低的注入剂量的第二deepN型(例如，磷)沉降注入物(与单个DeepN沉降注入物相比)以提供至埋层连接区域的所描述的沉降物，解决了该高电阻连接问题，所描述的沉降物至埋层连接区域可确保DeepN沉降物在较窄的隔离沟槽周围提供至NBL的低电阻接触。已发现该第二deepN沉降注入物无法将TSC或隔离沟槽中的任何一个之间的击穿电压可测定地偏移到相邻阱(由于较低的注入剂量，而且不会引起滑移线或其他晶体缺陷(同样由于较低的注入剂量)。尽管本文描述的是应用于p型衬底，但是所描述的实施例也可以应用于n型衬底，在这种情况下，它为DeepP沉降物和接收第二深p型(例如硼)沉降注入物的PBL，第二深p型(例如硼)沉降注入物具有较小的倾角和明显较低的注入剂量(与单个基线DeepP注入物相比)，以解决相同的高阻沉降物与BL连接的问题。图1A示出了根据一个示例实施例的具有所描述的双沟槽构型的示例半导体IC100的俯视图，其中，内沟槽为隔离沟槽174，其包括所描述的第二垂直掺杂结构(以下称为第二“沉降物”)182，该结构具有至掩埋层连接区域的沉降物。图1B示出了图1A中的半导体IC100的横截面图，其中BL被示为106。外沟槽为比隔离沟槽174宽的TSC沟槽11本文档来自技高网...

【技术保护点】
1.一种形成集成电路即IC的方法，包括：/n在至少具有掺杂有第一类型的半导体表面的衬底中形成掺杂有第二类型的掩埋层即BL；/n从所述半导体表面的顶表面至所述BL的蚀刻深沟槽，所述深沟槽包括具有第一沟槽宽度的较窄的内沟槽环和在所述内沟槽环之外的具有大于所述第一沟槽宽度的第二沟槽宽度的较宽的外沟槽环；/n使用具有第一剂量、第一能量和第一倾角的所述第二类型的离子进行第一深沉降物注入；/n使用具有小于即<所述第一剂量的第二剂量、大于即>所述第一能量的第二能量和小于即<所述第一倾角的第二倾角的所述第二类型的离子进行第二深沉降物注入；/n蚀刻所述外沟槽环和所述内沟槽环以延伸其沟槽深度；/n电介质衬里所述外沟槽环和所述内沟槽环；/n从所述外沟槽环的底部去除所述电介质衬层，以及/n用与所述衬底接触并填充所述内沟槽环的导电填充材料填充所述外沟槽环。/n

【技术特征摘要】
【国外来华专利技术】20170919 US 15/709,0391.一种形成集成电路即IC的方法，包括：
在至少具有掺杂有第一类型的半导体表面的衬底中形成掺杂有第二类型的掩埋层即BL；
从所述半导体表面的顶表面至所述BL的蚀刻深沟槽，所述深沟槽包括具有第一沟槽宽度的较窄的内沟槽环和在所述内沟槽环之外的具有大于所述第一沟槽宽度的第二沟槽宽度的较宽的外沟槽环；
使用具有第一剂量、第一能量和第一倾角的所述第二类型的离子进行第一深沉降物注入；
使用具有小于即<所述第一剂量的第二剂量、大于即>所述第一能量的第二能量和小于即<所述第一倾角的第二倾角的所述第二类型的离子进行第二深沉降物注入；
蚀刻所述外沟槽环和所述内沟槽环以延伸其沟槽深度；
电介质衬里所述外沟槽环和所述内沟槽环；
从所述外沟槽环的底部去除所述电介质衬层，以及
用与所述衬底接触并填充所述内沟槽环的导电填充材料填充所述外沟槽环。


2.根据权利要求1所述的方法，其中，所述BL包括n型BL即NBL，并且所述衬底包括p型衬底。


3.根据权利要求1所述的方法，其中，所述导电填充材料包括掺杂有所述第一类型的多晶硅，并且其中，所述方法还包括：使用所述第一类型的掺杂剂进行底部注入以形成底部掺杂区域，使得所述外沟槽环为顶侧接触沟槽即TSC沟槽。


4.根据权利要求3所述的方法，其中，所述内沟槽环与所述衬底电隔离，使得所述内沟槽环为隔离沟槽。


5.根据权利要求4所述的方法，其中，所述IC包括连接在一起以实现电路功能的多个晶体管，所述多个晶体管包括通过所述隔离沟槽中的一者和所述TSC沟槽中的一者彼此隔离的至少一个横向扩散的金属氧化物半导体晶体管即LDMOS晶体管和至少一个MOS晶体管。


6.根据权利要求1所述的方法，其中，所述第一剂量至少为5×1014cm-2即≥5×1014cm-2，所述第二剂量小于或等于所述第一剂量的0.4倍即≤所述第一剂量的0.4倍，并且所述第二倾角比所述第一倾角小至少3度即<至少3度。


7.根据权利要求1所述的方法，其中，所述外沟槽环与所述内沟槽环间隔开大于1μm的距离。


8.根据权利要求1所述的方法，其中，所述内沟槽环与所述外沟槽环的宽度相比至少窄20％。


9.根据权利要求1所述的方法，其中，所述第二深沉降物注入包括磷注入。


10.一种集成电路即IC，其包括：
衬底，具有第一导电类型的半导体表面和第二导电类型的掩埋层即BL，所述IC具有连接在一起以实现电路功能的多个晶体管；
在由双沟槽限定的所述衬底的岛内的所述多个晶体管的至少一部分，包括：
从所述半导体表面的顶表面延伸通过所述BL的内沟槽环，其具有第一沟槽宽度和与所述半导体表面隔离以提供隔离沟槽的第一沟槽深度；
位于所述内沟槽环外部的外沟槽环，所述外沟槽环包括导电填充材料，所述填充材料提供从所述半导体表面的所述顶表面通过所述BL到所述外沟槽环底侧处的所述衬底的接触，所述外沟槽环具有大于所述第一沟槽宽度的第二沟槽宽度和大于所述第...

【专利技术属性】
技术研发人员：B·胡，A·萨多夫尼科夫，S·K·蒙哥马利，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US