半导体器件制造技术

本发明专利技术公开了一种半导体器件。所述半导体器件包括：第一单元阵列和第二单元阵列；第一主字线，其被设置在所述第一单元阵列之上；第二主字线，其被设置在所述第二单元阵列之上；以及行解码器块，其被设置在所述第一单元阵列与所述第二单元阵列之间，并且被配置为包括公共信号线，所述公共信号线共同耦接到所述第一主字线和所述第二主字线以使得主字线控制信号被同时提供给所述第一主字线和所述第二主字线。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2018年10月4日提交的申请号为10-2018-0118040的韩国专利申请的优先权，其公开内容通过引用整体并入本文。
本公开的实施例总体而言涉及半导体器件，并且更具体地涉及行解码器块。
技术介绍
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体材料来实现的。半导体存储器件通常被分类为易失性存储器件和非易失性存储器件。通常，半导体存储器件可以被分成多个存储体。另外，每个存储体可以包括多个存储阵列片(mat)，并且每个存储阵列片可以包括存储单元阵列。半导体存储器件可以包括被形成为具有分层结构的主字线和子字线。例如，耦接至行方向的存储单元的字线可以耦接至子字线，并且子字线可以耦接至主字线。主字线可以耦接至行解码器。行解码器可以通过主字线向存储体提供主字线控制信号。
技术实现思路
根据本公开的一个方面，一种半导体器件可以包括：第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个单元阵列；第本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个单元阵列；/n第一主字线，其被设置在所述第一存储体之上；/n第二主字线，其被设置在所述第二存储体之上；以及/n行解码器块，其被设置在所述第一存储体与所述第二存储体之间，/n其中，所述行解码器块包括：/n单位行解码器，其被配置为基于行地址来输出主字线控制信号；以及/n公共信号线，其在所述单位行解码器上方形成为沿第一方向延伸的线型，并且被配置为将所述主字线控制信号同时传输至所述第一主字线和所述第二主字线。/n

【技术特征摘要】
20181004 KR 10-2018-01180401.一种半导体器件，包括：
第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个单元阵列；
第一主字线，其被设置在所述第一存储体之上；
第二主字线，其被设置在所述第二存储体之上；以及
行解码器块，其被设置在所述第一存储体与所述第二存储体之间，
其中，所述行解码器块包括：
单位行解码器，其被配置为基于行地址来输出主字线控制信号；以及
公共信号线，其在所述单位行解码器上方形成为沿第一方向延伸的线型，并且被配置为将所述主字线控制信号同时传输至所述第一主字线和所述第二主字线。


2.根据权利要求1所述的半导体器件，其中，所述行解码器块包括：
多个电源线，其被配置为将供电电压提供给所述单位行解码器，并且位于所述公共信号线的两侧、与所述公共信号线相同的层中。


3.根据权利要求2所述的半导体器件，其中，所述电源线包括：
第一电源线，其位于所述公共信号线的一侧，并且被配置为允许横穿所述单位行解码器的单条线实质上平行于所述公共信号线延伸；以及
多个第二电源线，其位于所述公共信号线的另一侧，并且被配置为允许多个岛型线实质上平行于所述公共信号线而连续布置。


4.根据权利要求1所述的半导体器件，其中，所述单位行解码器包括：
第一p沟道金属氧化物半导体PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管并联耦接在第一电压与主字线控制信号的输出端子之间，并且以所述第一PMOS晶体管的栅极端子和所述第二PMOS晶体管的栅极端子共同耦接至第一节点的方式被配置；以及
第一n沟道金属氧化物半导体NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管并联耦接在第二电压与所述主字线控制信号的输出端子之间，并且以所述第一NMOS晶体管的栅极端子和所述第二NMOS晶体管的栅极端子共同耦接至所述第一节点的方式被配置。


5.根据权利要求4所述的半导体器件，其中，所述第一PMOS晶体管和所述第二PMOS晶体管中的每个包括：
第一栅极和第二栅极，所述第一栅极和所述第二栅极实质上平行地布置在单个第一有源区中，并且以所述第一栅极的一端和所述第二栅极的一端彼此耦接的方式被配置；以及
在所述第一有源区中，在所述第一栅极与所述第二栅极之间的内部区域耦接至所述主字线控制信号的输出端子，并且所述第一栅极的外部区域与所述第二栅极的外部区域耦接至所述第一电压，
其中，所述第一栅极的外部区域和所述第二栅极的外部区域通过位于比所述公共信号线低的层中的第三电源线而彼此共同耦接。


6.根据权利要求5所述的半导体器件，其中，所述第一NMOS晶体管和所述第二NMOS晶体管中的每个包括：
第三栅极和第四栅极，所述第三栅极和所述第四栅极实质上平行地布置在单个第二有源区中，并且以所述第三栅极的一端和所述第四栅极的一端彼此耦接的方式被配置；以及
在所述第二有源区中，在所述第三栅极与所述第四栅极之间的内部区域耦接至所述主字线控制信号的输出端子，并且所述第三栅极的外部区域和所述第四栅极的外部区域耦接至所述第二电压，
其中，所述第三栅极的外部区域和所述第四栅极的外部区域通过位于比所述公共信号线低的层中的第四电源线而彼此共同耦接。


7.根据权利要求6所述的半导体器件，其中，所述第三电源线和所述第四电源线位于同一层中。


8.根据权利要求7所述的半导体器件，其中，所述第一电压是泵浦电压，并且所述第二电压是反向偏置电压。


9.根据权利要求6所述的半导体器件，其中，所述第一有源区和所述第二有源区在沿第一方向彼此相邻定位的同时实质上彼此平行地布置。


10.一种半导体器件，包括：
第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个单元阵列；
多个第一主字线，其被设置在所述第一存储体之上；
多个第二主字线，其被设置在所述第二存储体之上；以及
行解码器块，其被设置在所述第一存储体与所述第二存储体之间，并且被配置为包括多个公共信号线，所述多个...

【专利技术属性】
技术研发人员：徐在焕，池性洙，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR