半导体器件和形成半导体器件的方法技术

半导体器件包括密封第一集成电路管芯和第二集成电路管芯的模塑料；位于模塑料、第一集成电路管芯和第二集成电路管芯上方的介电层；以及位于介电层上方并且将第一集成电路管芯电连接到第二集成电路管芯的金属化图案。金属化图案包括多条导线。多条导线中的每条导线从金属化图案的第一区域穿过金属化图案的第二区域连续延伸至金属化图案的第三区域；并且在金属化图案的第二区域中具有相同类型的制造异常。本发明专利技术的实施例还涉及形成半导体器件的方法。

【技术实现步骤摘要】
半导体器件和形成半导体器件的方法
本专利技术的实施例涉及半导体器件和形成半导体器件的方法。
技术介绍
由于各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断改进，半导体工业经历了快速增长。在大多数情况下，集成密度的改进是由于最小部件尺寸的重复减小，这允许将更多组件集成到给定的区域。随着对缩小电子器件的需求的增长，出现了对半导体管芯的更小且更具创造性的封装技术的需求。这种封装系统的实例是叠层封装(PoP)技术。在PoP器件中，顶部半导体封装件堆叠件在底部半导体封装件的顶部上，以提供高水平的集成度和组件密度。PoP技术通常能够在印刷电路板(PCB)上生产具有功能增强和占用面积小的半导体器件。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括：模塑料，密封第一集成电路管芯和第二集成电路管芯；介电层，位于所述模塑料、所述第一集成电路管芯和所述第二集成电路管芯上方；以及金属化图案，位于所述介电层上方并且将所述第一集成电路管芯电连接到所述第二集成电路管芯，其中，所述金属化图案包括多条导线，并且其中，所述多条本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n模塑料，密封第一集成电路管芯和第二集成电路管芯；/n介电层，位于所述模塑料、所述第一集成电路管芯和所述第二集成电路管芯上方；以及/n金属化图案，位于所述介电层上方并且将所述第一集成电路管芯电连接到所述第二集成电路管芯，其中，所述金属化图案包括多条导线，并且其中，所述多条导线中的每条导线：/n从所述金属化图案的第一区域穿过所述金属化图案的第二区域连续延伸至所述金属化图案的第三区域；以及/n在所述金属化图案的第二区域中具有相同类型的制造异常。/n

【技术特征摘要】
20180928 US 62/738,830;20190701 US 16/459,2181.一种半导体器件，包括：
模塑料，密封第一集成电路管芯和第二集成电路管芯；
介电层，位于所述模塑料、所述第一集成电路管芯和所述第二集成电路管芯上方；以及
金属化图案，位于所述介电层上方并且将所述第一集成电路管芯电连接到所述第二集成电路管芯，其中，所述金属化图案包括多条导线，并且其中，所述多条导线中的每条导线：
从所述金属化图案的第一区域穿过所述金属化图案的第二区域连续延伸至所述金属化图案的第三区域；以及
在所述金属化图案的第二区域中具有相同类型的制造异常。


2.根据权利要求1所述的半导体器件，其中，与所述金属化图案的第一区域和所述金属化图案的第三区域相比，所述金属化图案的第二区域中的多条导线中的每条导线的宽度增加。


3.根据权利要求1所述的半导体器件，其中，与所述金属化图案的第一区域和所述金属化图案的第三区域相比，所述金属化图案的第二区域中的所述多条导线中的每条导线的宽度减小。


4.根据权利要求1所述的半导体器件，其中，所述多条导线中的每条导线的侧壁在所述金属化图案的第二区域中未对准。


5.根据权利要求1所述的半导体器件，其中，所述金属化图案的第二区域设置在所述第一对准标记和所述第二对准标记之间。


6.根据权利要求5所述的半导体器件，还包括，所述第三对准标记和所述第四对准标记，其中，所述金属化图案包括位于所述第三对准标记和所述第四对准标记之间的第二多条导线，并且其中，所述第一对准标记和所述第三对准标记之间的距离等于所述第二对准标记和所述第四对准标记之间的距离。


7.根据权利要求6所述的半导体器件，其中，所述金属化图案包括位于所述...

【专利技术属性】
技术研发人员：郭宏瑞，李明潭，游珽崵，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71