半导体封装、包括其的存储设备及操作半导体封装的方法技术

半导体封装包括第一存储器芯片至第三存储器芯片。第一存储器芯片布置在封装衬底上，第二存储器芯片布置在第一存储器芯片上，并且第三存储器芯片布置在第一存储器芯片与第二存储器芯片之间。第一存储器芯片至第三存储器芯片中的每一个包括存储数据的存储器单元阵列、应力检测器、应力指数发生器和控制电路。应力检测器形成并分布在衬底中，并响应于外部电压检测堆叠应力以输出多个感测电流。应力指数发生器将多个感测电流转换为应力指数代码。控制电路基于应力指数代码的至少一部分来调整与对应存储器芯片的工作电压相关联的特征参数的值。

Semiconductor package, including its storage device and method of operating semiconductor package

【技术实现步骤摘要】
半导体封装、包括其的存储设备及操作半导体封装的方法相关申请的交叉引用本申请要求于2018年9月27日向韩国知识产权局(KIPO)递交的韩国专利申请No.10-2018-0114656的优先权，其公开整体合并于此以作参考。
本专利技术构思的示例性实施例涉及数据存储设备，并且更具体地，涉及半导体封装、包括其的存储设备和操作半导体封装的方法。
技术介绍
诸如固态驱动器(SSD)的大容量存储设备包括其中堆叠有多个半导体器件的多堆叠芯片封装以存储数据。通常，每个多堆叠芯片封装可以通过一个公共通道连接到控制器。当半导体芯片堆叠在封装板上时，在制造多堆叠芯片封装的过程中可能将相当大量的热应力和机械应力施加到半导体封装。无论存储器供应商的意图如何，封装的内部参数(诸如半导体芯片的内部电压、编程电压或擦除电压)可能由于该应力而改变。内部参数的改变可能导致关于包括封装在内的数据存储设备的操作的严重错误。
技术实现思路
根据本专利技术构思的示例性实施例，半导体封装包括第一存储器芯片至第三存储器芯片。第一存储器芯片布置在封装衬底上，第二存储器芯片布置在第一存储器芯片上，并且第三存储器芯片布置在第一存储器芯片与第二存储器芯片之间。第一存储器芯片至第三存储器芯片中的每一个包括存储数据的存储器单元阵列、多个应力检测器、应力指数发生器和控制电路。多个应力检测器形成并分布在衬底中，并且响应于外部电压检测堆叠应力以输出多个感测电流。应力指数发生器将多个感测电流转换为应力指数代码。控制电路基于应力指数代码的至少一部分来调整与对应存储器芯片的工作电压相关联的特征参数的值。根据本专利技术构思的示例性实施例，存储设备包括：半导体封装，包括第一存储器芯片至第三存储器芯片；以及存储控制器，控制第一存储器芯片至第三存储器芯片。第一存储器芯片布置在封装衬底上，第二存储器芯片布置在第一存储器芯片上，并且第三存储器芯片布置在第一存储器芯片与第二存储器芯片之间。第一存储器芯片至第三存储器芯片中的每一个包括存储数据的存储器单元阵列、多个应力检测器、应力指数发生器和控制电路。多个应力检测器形成并分布在衬底中，并且响应于外部电压检测堆叠应力以输出多个感测电流。应力指数发生器将多个感测电流转换为应力指数代码。控制电路基于应力指数代码的至少一部分来调整与对应存储器芯片的工作电压相关联的特征参数的值。根据本专利技术构思的示例性实施例，在操作半导体封装的方法中，提供包括多个管芯在内的晶片，多个管芯通过划道区分；在多个管芯中形成存储器芯片；通过多个应力检测器中的每一个检测应力，多个应力检测器形成并分布在存储器芯片中的每一个的衬底中，将在存储器芯片中的每一个中检测到的应力转换为数字代码，以将存储器芯片中的每一个内部的数字代码存储为参考应力指数代码；通过沿划道进行切割来将管芯彼此单颗化；堆叠单颗化管芯以在堆叠的单颗化管芯上执行包装过程；将应力指数代码的至少一部分与参考应力指数代码的对应部分进行比较以产生补偿代码，其中，基于由存储器芯片中的每一个中的多个应力检测器检测到的堆叠应力来转换应力指数代码；以及基于存储器芯片中的每一个中的补偿代码来调整存储器芯片中的每一个的特征参数的值。附图说明通过参考附图详细描述本专利技术构思的示例性实施例，本专利技术构思的以上和其他特征将被更清楚地理解。图1是示出了根据本专利技术构思的示例性实施例的存储系统的框图。图2是示出了根据本专利技术构思的示例性实施例的图1的存储设备的框图。图3是示出了根据本专利技术构思的示例性实施例的图1的半导体封装的框图。图4和图5是示出了根据本专利技术构思的示例性实施例的由于半导体封装制造过程或半导体封装组装过程引起的特征参数的移位的曲线图。图6是示出了根据本专利技术构思的示例性实施例的图3的半导体封装中的存储器芯片的框图。图7是示出了根据本专利技术构思的示例性实施例的图6的存储器单元阵列的框图。图8是示出了根据本专利技术构思的示例性实施例的图7的存储器块的透视图，并且图9是根据本专利技术构思的示例性实施例的沿线I-I′截取的图8的存储器块的横截面图。图10是示出了根据本专利技术构思的示例性实施例的图7的存储器块的电路图。图11示出了根据本专利技术构思的示例性实施例的图1的半导体封装的一部分。图12示出了根据本专利技术构思的示例性实施例的图11的应力检测器。图13示出了根据本专利技术构思的示例性实施例的当利用n+有源电阻器实现应力检测器时根据应力的图12的应力检测器的电阻变化。图14示出了根据本专利技术构思的示例性实施例的当利用n+有源电阻器实现图12的应力检测器时根据距衬底边缘的距离的应力分布。图15示出了根据本专利技术构思的示例性实施例的图11的第一存储器芯片中的应力检测器。图16示出了根据本专利技术构思的示例性实施例的图15的应力检测器。图17是示出了根据本专利技术构思的示例性实施例的图6的存储器芯片中的应力指数发生器的框图。图18示出了根据本专利技术构思的示例性实施例的图17的模数转换器(ADC)。图19是示出了根据本专利技术构思的示例性实施例的图6的存储器芯片中的控制电路的框图。图20是示出了根据本专利技术构思的示例性实施例的图19的补偿代码发生器的框图。图21是示出了根据本专利技术构思的示例性实施例的操作半导体封装的方法的流程图。图22是示出了根据本专利技术构思的示例性实施例的操作半导体封装的方法的流程图。图23是根据本专利技术构思的示例性实施例的其上形成有多个存储器芯片的晶片的示意性平面图。图24是示出了根据本专利技术构思的示例性实施例的形成在半导体晶片上的管芯的平面图。图25是示出了根据本专利技术构思的示例性实施例的管芯的截面图。图26是示出了根据本专利技术构思的示例性实施例的制造半导体封装的方法的透视图。图27示出了根据本专利技术构思的示例性实施例的使用制造半导体封装的方法制造的半导体封装。具体实施方式本专利技术构思的示例性实施例涉及具有增加的可靠性的半导体封装。本专利技术构思的示例性实施例还涉及一种包括具有增加的可靠性的半导体封装在内的存储设备。本专利技术构思的示例性实施例还涉及一种以增加的可靠性操作半导体封装的方法。以下将参考附图更全面地描述本专利技术构思的示例性实施例。贯穿本申请，相同的附图标记可以指代相同的元件。图1是示出了根据本专利技术构思的示例性实施例的存储系统的框图。参考图1，存储系统10包括主机设备50、和可以与主机设备50接口连接的存储设备100。例如，主机设备50可以控制存储设备100的整体操作。主机设备50可以与存储设备100交换信号。在主机设备50和存储设备100之间交换的信号可以包括例如命令信号、地址信号、数据信号等。存储设备100可以包括存储控制器110和多个半导体封装200a～200k。多个半导体封装200a～200k中的每一个可以用顺序堆叠的多个存储器芯片实现，并且每个存储器芯片可以用非易失性存储器件实现。每个半导本文档来自技高网...

【技术保护点】
1.一种半导体封装，包括：/n第一存储器芯片，布置在封装衬底上；/n第二存储器芯片，布置在所述第一存储器芯片上；以及/n第三存储器芯片，布置在所述第一存储器芯片与所述第二存储器芯片之间，/n其中，所述第一存储器芯片至所述第三存储器芯片中的每一个包括：/n存储器单元阵列，被配置为存储数据；/n多个应力检测器，形成并分布在衬底中，并且被配置为响应于外部电压检测堆叠应力以输出多个感测电流；/n应力指数发生器，被配置为将所述多个感测电流转换为应力指数代码；以及/n控制电路，被配置为基于所述应力指数代码的至少一部分来调整与对应存储器芯片的工作电压相关联的特征参数的值。/n

【技术特征摘要】
20180927 KR 10-2018-01146561.一种半导体封装，包括：
第一存储器芯片，布置在封装衬底上；
第二存储器芯片，布置在所述第一存储器芯片上；以及
第三存储器芯片，布置在所述第一存储器芯片与所述第二存储器芯片之间，
其中，所述第一存储器芯片至所述第三存储器芯片中的每一个包括：
存储器单元阵列，被配置为存储数据；
多个应力检测器，形成并分布在衬底中，并且被配置为响应于外部电压检测堆叠应力以输出多个感测电流；
应力指数发生器，被配置为将所述多个感测电流转换为应力指数代码；以及
控制电路，被配置为基于所述应力指数代码的至少一部分来调整与对应存储器芯片的工作电压相关联的特征参数的值。


2.根据权利要求1所述的半导体封装，
其中，所述存储器单元阵列还被配置为存储参考应力指数代码，并且所述参考应力指数代码基于参考感测电流来转换，
其中，所述多个应力检测器在所述对应存储器芯片被封装之前在晶片级别检测所述参考感测电流，以及
其中，所述控制电路被配置为将所述应力指数代码的所述至少一部分与所述参考应力指数代码的对应部分进行比较，以调整所述特征参数的值，使得所述特征参数的值遵循在所述晶片级别设置的所述特征参数的目标级别。


3.根据权利要求1所述的半导体封装，其中，所述多个应力检测器对应于n+有源电阻器，所述n+有源电阻器通过使用所述第一存储器芯片至所述第三存储器芯片的衬底的n+掺杂区而形成。


4.根据权利要求3所述的半导体封装，其中，所述第一存储器芯片至所述第三存储器芯片中的每一个还包括：
电源开关，形成在所述衬底上，其中，所述电源开关连接到接收所述外部电压的电源焊盘；
第一导电线，耦接到所述电源开关；
多个开关，耦接在所述多个应力检测器的第一端子与所述应力指数发生器之间；以及
第二导电线，耦接在所述多个应力检测器的第一端子与所述应力指数发生器之间，以及
其中，所述控制电路被配置为将电源开关控制信号施加到所述电源开关并将开关控制信号施加到所述多个开关。


5.根据权利要求1所述的半导体封装，其中，所述应力指数发生器包括：
多路复用器，被配置为接收所述多个感测电流以响应于选择信号选择所述多个感测电流中的第一感测电流；以及
模数转换器(ADC)，被配置为将所述第一感测电流转换为对应的第一应力指数代码，以及
其中，所述ADC用弛豫振荡器实现。


6.根据权利要求5所述的半导体封装，其中，所述弛豫振荡器包括：
分数电流发生器，被配置为在第一节点和第二节点处输出第二电流，其中，所述第二电流具有所述第一感测电流的1/n量值，并且n是大于一的自然数；以及
代码产生电路，被配置为基于参考电压、所述第二电流和所述第一应力指数代码来产生所述第一应力指数代码，其中，通过将所述第一感测电流乘以第一应力检测器的第一电阻器的电阻来获得所述参考电压，所述第一应力检测器产生所述第一感测电流，并且所述代码产生电路被配置为产生基于所述第一电阻器的电阻而变化的所述第一应力指数代码，以及
其中，所述第一应力指数代码对应于时钟信号。


7.根据权利要求6所述的半导体封装，其中，所述代码产生电路包括：
锁存器，被配置为分别在第一输出节点和第二输出节点处提供所述第一应力指数代码和第一反相应力指数代码，其中，所述第一反相应力指数代码是所述第一应力指数代码的反相版本；
第一反相器，在所述第一节点处耦接到所述分数电流发生器，并耦接到所述第一输出节点；
第一运算放大器，被配置为比较所述第一反相器的输出和所述参考电压；
第二反相器，在所述第二节点处耦接到所述分数电流发生器，并耦接到所述第二输出节点；以及
第二运算放大器，被配置为比较所述第二反相器的输出和所述参考电压，以及
其中，所述锁存器包括：
第一与非门，被配置为对所述第一运算放大器的输出和所述第一应力指数代码执行与非运算，以输出所述第一反相应力指数代码；以及
第二与非门，被配置为对所述第二运算放大器的输出和所述第一反相应力指数代码执行与非运算，以输出所述第一应力指数代码。


8.根据权利要求1所述的半导体封装，其中，所述特征参数包括所述对应存储器芯片上的编程电压、验证电压、读取电压、擦除电压或通过电压中的至少一个。


9.根据权利要求1所述的半导体封装，其中，所述控制电路还被配置为进一步基于所述对应存储器芯片的编程/擦除周期来调整所述特征参数的值。


10.根据权利要求1所述的半导体封装，其中，所述第一存储器芯片至所述第三存储器芯片中的每一个还包括：
地址解码器，通过多条字线耦接到所述存储器单元阵列；
页缓冲器电路，通过多条位线耦接到所述存储器单元阵列；以及
电压发生器，被配置为基于从外部提供的电压来产生编程电压、验证电压、读取电压、擦除电压或通过电压中的至少一个，以及
其中，所述控制电路被配置为控制所述地址解码器和所述页缓冲器电路，并且被配置为通过将控制信号施加...

【专利技术属性】
技术研发人员：罗荣浩，闵泳善，边大锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR