半导体电路以及控制电路制造技术

实施方式的半导体电路具有半导体装置与其控制电路。半导体装置包括具有第一面与第二面的半导体层、第一导电型的第一半导体区域与第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一沟槽、第一栅极电极、第一栅极绝缘膜、第二沟槽、第二栅极电极、第二栅极绝缘膜、在半导体层之中与第一栅极绝缘膜接触且与第二栅极绝缘膜分离的第二导电型的第四半导体区域、第一电极、第二电极、与第一栅极电极电连接的第一栅极电极焊盘、以及与第二栅极电极电连接的第二栅极电极焊盘。控制电路在使第一栅极电压从接通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，第二电压是负电压。

Semiconductor circuit and control circuit

【技术实现步骤摘要】
半导体电路以及控制电路相关申请本申请享受以日本专利申请2018－175440号(申请日：2018年9月19日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及半导体电路以及控制电路。
技术介绍
作为电力用的半导体装置的一个例子，具有IGBT(InsulatedGateBipolarTransistor，绝缘栅双极型晶体管)。IGBT例如在集电极电极上设置有p型的集电极区域、n型的漂移区域、p型的基极区域。而且，在贯通p型的基极区域并到达n型的漂移区域的沟槽内，将栅极绝缘膜夹在之间地设置栅极电极。而且，在p型的基极区域表面的与沟槽邻接的区域，设置有与发射极电极连接的n型的发射极区域。在IGBT中，通过对栅极电极施加阈值电压以上的正电压，在p型的基极区域形成沟道。而且，在从n型的发射极区域向n型的漂移区域注入电子的同时，从集电极区域向n型的漂移区域注入空穴。由此，在集电极电极与发射极电极间流过以电子与空穴为载流子的电流。为了减少IGBT的导通电阻，较为有效的是，增大导通状态的n型的漂移区域的载流子浓度。另一方面，在IGBT关断时，若n型的漂移区域的载流子的排出变慢，则关断时间变长，开关损失增大。作为同时实现导通电阻的减少和开关损失的减少的方法，提出了双栅极驱动。双栅极驱动是如下技术，将栅极的驱动系统设为两个系统，通过改变两个栅极的驱动定时，缩短IGBT的开关时间并使开关损失减少。因此，能够同时实现导通电阻的减少和开关损失的减少。>
技术实现思路
实施方式提供一种能够减少开关损失的半导体电路以及控制电路。第一实施方式的半导体电路具有半导体装置与其控制电路。半导体装置具备：半导体层，具有第一面和与第一面对置的第二面；设于半导体层之中的第一导电型的第一半导体区域；在半导体层之中设于第一半导体区域与第一面之间的第二导电型的第二半导体区域；在半导体层之中设于第二半导体区域与第一面之间的第一导电型的第三半导体区域；贯通第三半导体区域并到达第二半导体区域的第一沟槽；设于第一沟槽之中的第一栅极电极；设于第一栅极电极与半导体层之间的第一栅极绝缘膜；贯通第三半导体区域并到达第二半导体区域的第二沟槽；设于第二沟槽之中的第二栅极电极；设于第二栅极电极与半导体层之间的第二栅极绝缘膜；第二导电型的第四半导体区域，在半导体层之中设于第三半导体区域与第一面之间，与第一栅极绝缘膜相接，并与第二栅极绝缘膜分离；设于半导体层的第一面侧并与第四半导体区域电连接的第一电极；设于半导体层的第二面侧并与第一半导体区域电连接的第二电极；第一栅极电极焊盘，设于半导体层的第一面侧，与第一栅极电极电连接，被施加第一栅极电压；以及第二栅极电极焊盘，设于半导体层的第一面侧，与第二栅极电极电连接，被施加第二栅极电压。控制电路在使第一栅极电压从接通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，第二电压是负电压。附图说明图1是第一实施方式的半导体装置的示意图。图2是第一实施方式的半导体装置的一部分的示意性剖面图。图3是第一实施方式的半导体装置的一部分的示意性俯视图。图4是第一实施方式的半导体装置的驱动方法的说明图。图5是第二实施方式的半导体装置的一部分的示意性剖面图。图6是第二实施方式的半导体装置的驱动方法的说明图。图7是表示第二实施方式的半导体装置的模拟结果的图。图8是第三实施方式的半导体装置的一部分的示意性剖面图。图9是第四实施方式的半导体装置的一部分的示意性剖面图。图10是第四实施方式的半导体装置的一部分的示意性俯视图。图11是第五实施方式的半导体装置的一部分的示意性剖面图。图12是第五实施方式的半导体装置的一部分的示意性俯视图。具体实施方式以下，一边参照附图一边对本专利技术的实施方式进行说明。另外，在以下的说明中，对相同或者类似的部件等标注相同的附图标记，对于已说明过一次的部件等，适当地省略其说明。在本说明书中，在存在n+型、n型、n－型的表述的情况下，按照n+型、n型、n－型的顺序表示n型的杂质浓度降低。另外，在存在p+型、p型、p－型的表述的情况下，按照p+型、p型、p－型的顺序表示p型的杂质浓度降低。本说明书中，“深度”定义为从第一面P1朝向第二面P2的方向的深度。(第一实施方式)图1是第一实施方式的半导体电路的示意图。图1示出第一沟槽、第二沟槽、第一栅极电极、第二栅极电极、第一栅极电极焊盘、第二栅极电极焊盘、连接于第一栅极电极焊盘以及第二栅极电极焊盘的控制电路600的配置与连接关系。图2是第一实施方式的半导体装置的一部分的示意性剖面图。图3是第一实施方式的半导体装置的一部分的示意性俯视图。图3是第一面P1的俯视图。图2是图3的AA’剖面。第一实施方式的半导体装置是在形成于半导体层的沟槽之中具备栅极电极的沟槽栅型的IGBT100。第一实施方式的半导体装置是能够实现双栅极驱动的IGBT100。以下，以第一导电型是p型、第二导电型是n型的情况为例进行说明。第一实施方式的IGBT100具备半导体层10、发射极电极12(第一电极)、集电极电极14(第二电极)、绝缘层60、第一栅极电极焊盘101、第二栅极电极焊盘102。在半导体层10之中设置有第一栅极沟槽21(第一沟槽)、第二栅极沟槽22(第二沟槽)、集电极区域28(第一半导体区域)、缓冲区域30、漂移区域32(第二半导体区域)、基极区域34(第三半导体区域)、发射极区域36(第四半导体区域)、接触区域38、第一栅极绝缘膜41、第二栅极绝缘膜42、第一栅极电极51、第二栅极电极52。半导体层10具有第一面P1和与第一面P1对置的第二面P2。半导体层10例如是单晶硅。半导体层10的膜厚例如是40μm以上且700μm以下。发射极电极12设于半导体层10的第一面P1侧。发射极电极12的至少一部分与半导体层10的第一面P1接触。发射极电极12例如是金属。发射极电极12与发射极区域36以及接触区域38电连接。发射极电极12被施加发射极电压。发射极电压例如是0V。集电极电极14设于半导体层10的第二面P2侧。集电极电极14的至少一部分与半导体层10的第二面P2接触。集电极电极14例如是金属。集电极电极14与p型的集电极区域28电连接。集电极电极14被施加集电极电压。集电极电压例如是200V以上且6500V以下。集电极区域28是p型的半导体区域。集电极区域28与集电极电极14电连接。集电极区域28与集电极电极14接触。集电极区域28在IGBT100的导通状态时成为空穴的供给源。缓冲区域30是n型的半导体区域。缓冲区域30设于集电极区域28与第一面P1之间。缓冲区域30具有在IGBT100的截止状态时抑制耗尽层的延伸的功能。也能够采用不设置缓冲区域30的构成。漂移区域32是n－型的半导体区域。漂本文档来自技高网...

【技术保护点】
1.一种半导体电路，具有半导体装置和驱动所述半导体装置的控制电路，所述半导体装置具备：/n半导体层，具有第一面和与所述第一面对置的第二面，并且所述半导体层具备：/n第一导电型的第一半导体区域；/n第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；/n第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；/n第一沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；/n第一栅极电极，设于所述第一沟槽之中；/n第一栅极绝缘膜，设于所述第一栅极电极与第四半导体区域之间、所述第一栅极电极与所述第三半导体区域之间、所述第一栅极电极与所述第二半导体区域之间；/n第二沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；/n第二栅极电极，设于所述第二沟槽之中；/n第二栅极绝缘膜，设于所述第二栅极电极与所述第三半导体区域之间、所述第二栅极电极与所述第二半导体区域之间；以及/n第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间，与所述第一栅极绝缘膜接触且与所述第二栅极绝缘膜分离；/n第一电极，设于所述半导体层的所述第一面侧，与所述第四半导体区域电连接；/n第二电极，设于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；/n第一栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第一栅极电极电连接，被施加第一栅极电压；以及/n第二栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第二栅极电极电连接，被施加第二栅极电压，/n所述控制电路在使所述第一栅极电压从接通电压变化为关断电压之前，使所述第二栅极电压从第一电压变化为第二电压，所述第二电压为负电压。/n...

【技术特征摘要】
20180919 JP 2018-1754401.一种半导体电路，具有半导体装置和驱动所述半导体装置的控制电路，所述半导体装置具备：
半导体层，具有第一面和与所述第一面对置的第二面，并且所述半导体层具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；
第一沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第一栅极电极，设于所述第一沟槽之中；
第一栅极绝缘膜，设于所述第一栅极电极与第四半导体区域之间、所述第一栅极电极与所述第三半导体区域之间、所述第一栅极电极与所述第二半导体区域之间；
第二沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第二栅极电极，设于所述第二沟槽之中；
第二栅极绝缘膜，设于所述第二栅极电极与所述第三半导体区域之间、所述第二栅极电极与所述第二半导体区域之间；以及
第二导电型的第四半导体区域，设于所述第三半导体区域与所述第一面之间，与所述第一栅极绝缘膜接触且与所述第二栅极绝缘膜分离；
第一电极，设于所述半导体层的所述第一面侧，与所述第四半导体区域电连接；
第二电极，设于所述半导体层的所述第二面侧，与所述第一半导体区域电连接；
第一栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第一栅极电极电连接，被施加第一栅极电压；以及
第二栅极电极焊盘，设于所述半导体层的所述第一面侧，与所述第二栅极电极电连接，被施加第二栅极电压，
所述控制电路在使所述第一栅极电压从接通电压变化为关断电压之前，使所述第二栅极电压从第一电压变化为第二电压，所述第二电压为负电压。


2.根据权利要求1所述的半导体电路，其中，
还具备第二导电型的第五半导体区域，该第二导电型的第五半导体区域在所述半导体层之中设于所述第二半导体区域与所述第三半导体区域之间，且与所述第二半导体区域相比，第二导电型杂质浓度更高。


3.根据权利要求2所述的半导体电路，其中，
还具备在所述半导体层之中设于所述第二半导体区域与所述第五半导体区域之间的第一导电型的第六半导体区域。


4.根据权利要求1所述的半导体电路，其中，
所述第二栅极电极焊盘被施加所述第二电压，从而在与所述第二栅极绝缘膜接触的所述第二半导体区域形成反型层。


5.根据权利要求2所述的半导体电路，其中，
所述第二栅极电极焊盘被施加所述第二电压，从而在与所述第二栅极绝缘膜接触的所述第五半导体区域形成反型层。


6.根据权利要求1所述的半导体电路，其中，
所述第一导电型是p型，所述第一电压是正电压。


7.根据权利要求1所述的半导体电路，其中，
从使所述第二栅极电压从所述第一电压变化为所述第二电压起到使所述第一栅极电压从接通电压变化为关断电压为止的时间间隔是0.1微秒以上且4微秒以下。


8.一种半导体电路，具有半导体装置和驱动所述半导体装置的控制电路，所述半导体装置具备：
半导体层，具有第一面和与所述第一面对置的第二面，并且所述半导体层具备：
第一导电型的第一半导体区域；
第二导电型的第二半导体区域，设于所述第一半导体区域与所述第一面之间；
第一导电型的第三半导体区域，设于所述第二半导体区域与所述第一面之间；
第一沟槽，贯通所述第三半导体区域并到达所述第二半导体区域；
第一栅极电极，设于所述第一沟槽之中；
第一栅极绝缘膜，设于所述第一栅极电极与第四半导体区域之间、所...

【专利技术属性】
技术研发人员：岩鍜治阳子，末代知子，诹访刚史，
申请(专利权)人：株式会社东芝，东芝电子元件及存储装置株式会社，
类型：发明
国别省市：日本;JP