IGBT器件结构及其制备方法技术

本发明专利技术公开了一种IGBT器件结构，包括半导体衬底、沟槽区、栅氧化层、发射极电极、绝缘介质层、N+发射极区、N型基区、N型场终止区、P型基区、P+深阱区、P型集电极区、集电极以及形成于所述半导体衬底正面和所述沟槽区内的复合栅电极，复合栅电极是由平面栅极与沟槽栅极相结合构成。本发明专利技术的IGBT器件结构，采用复合栅电极，增大了元胞导通时的沟道长度，也就增大器件导通时的沟道电阻，从而降低了IGBT器件结构的饱和电流，增强了IGBT器件的短路能力；同时也增大了元胞间距，使之获得较低的饱和电流密度，从而进一步增强IGBT器件结构的抗闩锁能力。本发明专利技术还提供了一种IGBT器件结构的制备方法。

IGBT device structure and preparation method

【技术实现步骤摘要】
IGBT器件结构及其制备方法
本专利技术属于半导体功率电力电子器件
，具体地说，本专利技术涉及一种IGBT器件结构及其制备方法。
技术介绍
绝缘栅双极型晶体管(InsulatedGateBipolarTransistor，以下简称IGBT)是一种把金属-氧化物半导体场效应晶体管(MOSFET)和双极结型晶体管(BJT)结合起来的达灵顿结构的半导体功率器件，把金属-氧化物-半导体场效应管和双极结型晶体管的功能特点结合在一个IGBT中，具有电压控制、输入阻抗大、驱动功率小、导通电阻小、开关损耗低及工作频率高等特性，是比较理想的半导体功率开关器件，开关频率在10K-100KHz之间。基于这些原因，IGBT器件常用于高功率(≥10kW)，中低频(≥30kHz)器件。对于现有的深沟槽型绝缘栅双极型晶体管，当正向导通电流大于50安培时，较小的元胞宽度器件使得器件导通时有效沟道宽度较大，从而导致其电流密度和饱和电流往往较大，使得沟槽型IGBT器件的短路能力较差，在大电流冲击下很容易发生闩锁现象。如图2所示，现有的沟槽型绝缘栅双极型晶体管器件一般采用N型单晶硅衬底100，由N型基区240、P型基区250、多晶硅栅极292、沟槽区290、栅氧化层291、N+发射极280、绝缘介质层270、P+接触区260、N型场终止区230、P型集电极区220、正面发射极金属211以及集电极金属层210构成。一方面，当流过IGBT芯片的饱和电流密度较大时，器件正常工作时芯片内部温度升高，导通电阻增大，IGBT器件的功率损耗增大，可持续的短路时间减小。另一方面，当N+发射极280下方的P型基区电阻Rw和流过N+发射极280下方的空穴电流Ih过大，使得电阻Rw与空穴电流Ih的乘积(即P型基区与N+发射极之间的电势差)大于PN结的导通电压Vbi(约为0.8V)时，IGBT芯片内的寄生P+NPN+结构导通，IGBT器件失去栅极控制开关能力，器件发生闩锁现象，造成器件损坏。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术提供一种IGBT器件结构，目的是增强IGBT器件的短路能力和抗闩锁能力。为了实现上述目的，本专利技术采取的技术方案为：IGBT器件结构，包括半导体衬底、沟槽区、栅氧化层、发射极电极、绝缘介质层、N+发射极区、N型基区、N型场终止区、P型基区、P+深阱区、P型集电极区、集电极以及形成于所述半导体衬底正面和所述沟槽区内的复合栅电极，复合栅电极是由平面栅极与沟槽栅极相结合构成。所述复合栅电极包括水平导电沟道和垂直导电沟道，水平导电沟道直接连接到垂直导电沟道，形成电子导通通路，水平导电沟道形成于所述半导体衬底正面，垂直导电沟道形成于所述沟槽区内。所述复合栅电极为仅通过一次导电介质淀积与刻蚀形成的T型结构。所述P型基区填充所述沟槽区的上半部分，作为平面MOS与垂直MOS结构的阱区。所述N+发射极区内形成深度为0.3-0.5um的浅槽。所述N+发射极区的下方形成所述P+深阱区。本专利技术还提供了一种IGBT器件结构的制备方法，包括步骤：S1、提供用于形成漂移区的半导体衬底；S2、在半导体衬底的器件有源区内形成沟槽区；S3、在半导体衬底的器件有源区形成栅氧化层；S4、在栅氧化层表面及沟槽区内形成N型多晶硅；S5、在半导体衬底的器件有源区内形成复合栅电极；S6、在半导体衬底的正面形成P型基区；S7、在P型基区上部形成N+发射极区；S8、在N+发射极区之间形成P+深阱区；S9、在半导体衬底的正面形成发射极电极；S10、在半导体衬底的背面形成N型场终止区；S11、在N型场终止区上形成P型集电极区；S12、在P型集电极区上形成集电极。所述步骤S4包括：S401、通过高温炉管在栅氧化层表面及沟槽区内沉积多晶硅并进行原位掺杂，形成高掺杂浓度的N型多晶硅；S402、对N型多晶硅进行高温激活。所述步骤S5包括：S501、在多晶硅层表面涂布光刻胶层，采用多晶硅层版图进行光刻曝光和显影，形成光刻胶层图形；S502、使用该光刻胶层图形作为掩模，对栅氧化层表面的多晶硅进行干法刻蚀，形成复合栅电极；S503、采用等离子体刻蚀去除光刻胶。所述步骤S502中，刻蚀厚度为0.6-2um。本专利技术的IGBT器件结构，采用复合栅电极，增大了元胞导通时的沟道长度，也就增大器件导通时的沟道电阻，从而降低了IGBT器件结构的饱和电流，增强了IGBT器件的短路能力；同时也增大了元胞间距(或称为晶体管单元间距)，使之获得较低的饱和电流密度，从而进一步增强IGBT器件结构的抗闩锁能力。附图说明本说明书包括以下附图，所示内容分别是：图1是本专利技术IGBT器件结构的剖面图；图2是现有的沟槽型绝缘栅双极型晶体管器件的剖面结构图；图中标记为：100、半导体衬底；210、集电极；211、发射极电极；220、P型集电极区；230、N型场终止区；240、N型基区；250、P型基区；260、P+深阱区；270、绝缘介质层；280、N+发射极区；290、沟槽区；295、栅氧化层；296、复合栅电极。具体实施方式下面对照附图，通过对实施例的描述，对本专利技术的具体实施方式作进一步详细的说明，目的是帮助本领域的技术人员对本专利技术的构思、技术方案有更完整、准确和深入的理解，并有助于其实施。如图1所示，本专利技术提供了一种IGBT器件结构，包括半导体衬底100、沟槽区290、栅氧化层295、发射极电极211、绝缘介质层270、N+发射极区280、N型基区240、N型场终止区230、P型基区250、P+深阱区260、P型集电极区220、集电极210以及形成于半导体衬底100正面和沟槽区290内的复合栅电极296，复合栅电极296是由平面栅极与沟槽栅极相结合构成。具体地说，如图1所示，复合栅电极296包括一个水平导电沟道和一个垂直导电沟道，水平导电沟道直接连接到垂直导电沟道，形成电子导通通路，水平导电沟道形成于半导体衬底100正面，垂直导电沟道形成于沟槽区290内。即IGBT器件的有效沟道长度为平面栅极和沟槽栅极的沟道长度之和，增大了元胞导通时的沟道长度，也就增大器件导通时的沟道电阻，从而降低了IGBT器件的饱和电流，增强了IGBT器件的短路能力。同时，平面栅与沟槽栅结构相结合的器件结构也增大了元胞间距(或称为晶体管单元间距)，使之获得较低的饱和电流密度，从而进一步增强IGBT器件的抗闩锁能力。如图1所示，复合栅电极296为仅通过一次导电介质淀积与刻蚀形成的T型结构。复合栅电极296的水平导电沟道形成于半导体衬底100正面，复合栅电极296的垂直导电沟道形成于沟槽区290内，绝缘介质层270形成于半导体衬底100正面和水平导电沟道上，发射极电极211形成于P+深阱区260和绝缘介质层270上。...

【技术保护点】
1.IGBT器件结构，包括半导体衬底、沟槽区、栅氧化层、发射极电极、绝缘介质层、N+发射极区、N型基区、N型场终止区、P型基区、P+深阱区、P型集电极区和集电极，其特征在于，还包括形成于所述半导体衬底正面和所述沟槽区内的复合栅电极，复合栅电极是由平面栅极与沟槽栅极相结合构成。/n

【技术特征摘要】
1.IGBT器件结构，包括半导体衬底、沟槽区、栅氧化层、发射极电极、绝缘介质层、N+发射极区、N型基区、N型场终止区、P型基区、P+深阱区、P型集电极区和集电极，其特征在于，还包括形成于所述半导体衬底正面和所述沟槽区内的复合栅电极，复合栅电极是由平面栅极与沟槽栅极相结合构成。


2.根据权利要求1所述的IGBT器件结构，其特征在于，所述复合栅电极包括水平导电沟道和垂直导电沟道，水平导电沟道直接连接到垂直导电沟道，形成电子导通通路，水平导电沟道形成于所述半导体衬底正面，垂直导电沟道形成于所述沟槽区内。


3.根据权利要求1或2所述的IGBT器件结构，其特征在于，所述复合栅电极为仅通过一次导电介质淀积与刻蚀形成的T型结构。


4.根据权利要求1至3任一所述的IGBT器件结构，其特征在于，所述P型基区填充所述沟槽区的上半部分，作为平面MOS与垂直MOS结构的阱区。


5.根据权利要求1至4任一所述的IGBT器件结构，其特征在于，所述N+发射极区内形成深度为0.3-0.5um的浅槽。


6.根据权利要求1至5任一所述的IGBT器件结构，其特征在于，所述N+发射极区的下方形成所述P+深阱区。


7.权利要求1至6任一所述的IGBT器件结构的制备方法，其特征在于，包括步骤：
S1、提供用于形成漂移区的半导体衬底；
S2、在半导体衬底...

【专利技术属性】
技术研发人员：温世达，陶少勇，吕磊，曹新明，
申请(专利权)人：安徽瑞迪微电子有限公司，
类型：发明
国别省市：安徽;34