平面栅SiCMOSFET器件制造方法技术

本发明专利技术公开了一种平面栅SiC MOSFET器件制造方法，包括步骤：S1、提供衬底，在衬底上制备外延层；S2、在外延层上制备第一硬掩膜层；S3、在第一硬掩膜层上刻蚀出第一沟槽，然后在第一沟槽内进行离子注入，形成JFET区域；S4、在JFET区域和第一硬掩膜层上制备第二硬掩膜层；S5、对第一硬掩膜层和第二硬掩膜层进行处理；S6、去除第一硬掩膜层，制备P阱区域；S7、制备N+Spacer；S8、制备P+区域；S9、制备栅氧层和Poly层；S10、制备形成ILD层；S11、淀积金属。本发明专利技术的平面栅SiC MOSFET器件制造方法，可以有效降低导通阻抗，同时使器件在阻断耐压时栅氧得到保护，提高器件的可靠性。提高器件的可靠性。提高器件的可靠性。

【技术实现步骤摘要】
平面栅SiC MOSFET器件制造方法


[0001]本专利技术属于半导体产品
，具体地说，本专利技术涉及一种平面栅SiC MOSFET器件制造方法。

技术介绍

[0002]功率MOSFET(金属
‑
氧化物场效应晶体管)作为常见的功率半导体器件，已经广泛应用于多个领域。目前绝大多数功率MOSFET的制造材料为硅，但由于硅材料本身的物理特性，很难将功率MOSFET器件的电压以及电流密度再进行提升。SiC(碳化硅)作为宽禁带半导体材料，在物理性能上相比硅材料有很大的优势。基于SiC材料制作的功率MOSFET器件已经在一些领域取得了成功应用，如新能源汽车，光伏等。
[0003]SiC MOSFET目前也分为平面栅以及沟槽栅两大类。沟槽栅SiC MOSFET在导通电阻方面要比平面栅SiC MOSFET低，但是沟槽栅由于栅极深入漂移区，栅极保护较弱，甚至不得不牺牲沟道密度来对栅极进行保护。平面栅器件由于有JFET区域，在阻断电压时，JFET区域两侧的PN结耗尽层会扩展至栅极氧化层下方，对栅极氧化层起到了一定的保护作用，因此在可靠性方面平面栅器件优势更大。另外，由于SiC材料很硬，在沟槽刻蚀方面也存在不稳定性，故平面栅器件也在工艺稳定性上更有优势。目前汽车主驱SiC MOSFET应用主要是平面栅SiC MOSFET。
[0004]图2.1为使用现有的制造方法制造出的SiC平面MOSFET器件结构横截面：JFET区域在P阱、N+区域注入完成去除硬掩膜后，生产新的硬掩膜并光刻打开，随后进行离子注入，降低该区域的导通阻抗。现有平面栅SiC MOSFET的制造过程如下：
[0005]1.在主参考面晶向为<11
‑
20>的4H
‑
SiC衬底100上生长外延层101，如图3.1a所示；
[0006]2.在外延层101上使用LPCVD(低压化学气相沉积)方法形成硬掩膜层102，如图3.1b所示；
[0007]3.光刻刻蚀打开硬掩膜层P阱区域，除去光刻胶后离子注入形成P阱区域103，如图3.1c所示；
[0008]4.使用LPCVD方法生长一定厚度的隔离层，之后向下刻蚀相同厚度的隔离层形成N+Spacer 104，如图3.1d所示；
[0009]5.离子注入形成N+区域105，之后去除N+Spacer 104和硬掩膜层102，如图3.1e所示；
[0010]6.生长新的硬掩膜层，光刻刻蚀打开硬掩膜层JFET区域，除去光刻胶后离子注入形成JFET区域106，之后去除硬掩膜层，如图3.1f所示；
[0011]7.生长新的硬掩膜层，光刻刻蚀打开硬掩膜层P+区域，除去光刻胶后离子注入形成P+区域107，之后去除硬掩膜层，如图3.1g所示；
[0012]8.热氧生长栅氧层108，之后淀积Poly层109，光刻刻蚀打开source接触孔区域，随后依次刻蚀Poly层109、栅氧层108直到外延层101表面，然后除去光刻胶，如图3.1h所示；
[0013]9.使用LPCVD方法生长隔离氧化层，光刻刻蚀打开source接触孔区域，然后刻蚀隔
离氧化层至外延层101表面，形成ILD层110，继续向下刻蚀外延层101，直至N+区域105被刻穿，使接触孔接触到P+区107，然后除去光刻胶，如图3.1i所示；
[0014]10.淀积金属111，如图3.1j所示。
[0015]平面栅SiC MOSFET都会有JFET区域，此区域是两个P阱的中间区域。由于在正向导通时，JFET区域的N型外延层接高电势，P阱接低电势，并且P阱掺杂浓度要比JFET区域高，因此耗尽层会向JFET区域扩展，导致导通电阻升高。实际上，JFET区域导通阻抗是平面MOSFET器件整体导通阻抗中重要的组成部分。为了降低导通阻抗，就需要将JFET区域注入N型杂质，或者加宽JFET区域宽度。但是JFET区域上方有栅氧存在，由于没有P型区域保护栅氧，因此在反向耐压时，JFET区域上方的栅氧处电场较高，会对器件耐压及可靠性产生一定的影响。为了降低这个影响，一般会将JFET区域宽度减小。综上，为了同时兼顾可靠性以及导通阻抗，一般将JFET区域宽度减小，同时增加该区域的N型注入。
[0016]常见的JFET注入方式是采用光刻板刻蚀硬掩膜的注入方式，在JFET区域宽度较小时，就对光刻工艺的对偏有着很高的要求。对偏太大会使JFET区域覆盖一边的沟道，若JFET区域注入剂量较高，则会使一边的沟道长度缩短，在器件开关时发生短沟效应，甚至出现漏
‑
源短路现象，而另一边因光刻对偏而没有注入任何杂质的JFET区域会极大地增加导通阻抗，如图3所示，a区域覆盖沟道，可能会导致漏
‑
源串通；b区域未注入任何杂质，导通阻抗增加。
[0017]另一种方式是整个有源区都进行JFET注入，这样可以避免光刻对偏的问题，但是由于是整片注入，故低能量注入的剂量无法提高。因为低能量注入的剂量提高的话会影响沟道区域，导致阈值发生偏移。并且因为表面浓度无法增加，导致导通阻抗的降低十分有限。

技术实现思路

[0018]本专利技术旨在至少解决现有技术中存在的技术问题之一。为此，本专利技术提供一种平面栅SiC MOSFET器件制造方法，目的是有效降低导通阻抗，同时使器件在阻断耐压时栅氧得到保护，提高器件的可靠性。
[0019]为了实现上述目的，本专利技术采取的技术方案为：平面栅SiC MOSFET器件制造方法，包括步骤：
[0020]S1、提供衬底，在衬底上制备外延层；
[0021]S2、在外延层上制备第一硬掩膜层；
[0022]S3、在第一硬掩膜层上刻蚀出第一沟槽，然后在第一沟槽内进行离子注入，形成JFET区域；
[0023]S4、在JFET区域和第一硬掩膜层上制备第二硬掩膜层；
[0024]S5、对第一硬掩膜层和第二硬掩膜层进行处理，使第一硬掩膜层和第二硬掩膜层的厚度相同；
[0025]S6、去除第一硬掩膜层，形成P阱注入掩膜层，随后进行离子注入形成P阱区域；
[0026]S7、制备N+Spacer，并进行离子注入形成N+区域；
[0027]S8、去除N+Spacer和第二硬掩膜层，制备P+区域；
[0028]S9、依次制备栅氧层和Poly层，光刻刻蚀打开source接触孔区域，然后依次刻蚀栅
氧层和Poly层直到外延层表面；
[0029]S10、制备隔离氧化层，光刻刻蚀打开source接触孔区域，然后刻蚀隔离氧化层至外延层表面，形成ILD层；
[0030]S11、淀积金属。
[0031]所述步骤S1中，所述衬底的材质为4H
‑
SiC，晶向为<11
‑
20>。
[0032]所述步骤S2中，采用LPCVD工艺，在外延层上形成第一硬掩膜层。
[0033]所述步骤S本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.平面栅SiC MOSFET器件制造方法，其特征在于，包括步骤：S1、提供衬底，在衬底上制备外延层；S2、在外延层上制备第一硬掩膜层；S3、在第一硬掩膜层上刻蚀出第一沟槽，然后在第一沟槽内进行离子注入，形成JFET区域；S4、在JFET区域和第一硬掩膜层上制备第二硬掩膜层；S5、对第一硬掩膜层和第二硬掩膜层进行处理，使第一硬掩膜层和第二硬掩膜层的厚度相同；S6、去除第一硬掩膜层，形成P阱注入掩膜层，随后进行离子注入形成P阱区域；S7、制备N+Spacer，并进行离子注入形成N+区域；S8、去除N+Spacer和第二硬掩膜层，制备P+区域；S9、依次制备栅氧层和Poly层，光刻刻蚀打开source接触孔区域，然后依次刻蚀栅氧层和Poly层直到外延层表面；S10、制备隔离氧化层，光刻刻蚀打开source接触孔区域，然后刻蚀隔离氧化层至外延层表面，形成ILD层；S11、淀积金属。2.根据权利要求1所述的平面栅SiC MOSFET器件制造方法，其特征在于，所述步骤S1中，所述衬底的材质为4H
‑
SiC，晶向为<11
‑
20>。3.根据权利要求1所述的平面栅SiC MOSFET器件制造方法，其特征在于，所述步骤S2中，采用LPCVD工艺，在外延层上形成第一硬掩膜层。4.根据权利要求1至3...

【专利技术属性】
技术研发人员：高远，杨涛涛，
申请(专利权)人：安徽瑞迪微电子有限公司，
类型：发明
国别省市：