具有栅极绝缘层的半导体器件制造技术

本公开提供了具有栅极绝缘层的半导体器件。一种半导体器件包括：栅极沟槽；上栅极绝缘层，在栅极沟槽的上部区域的内表面上；下栅极绝缘层，在栅极沟槽的下部区域的内表面和下表面上并且连接到上栅极绝缘层；第一栅极阻挡层，在下栅极绝缘层的内侧上；栅电极，在第一栅极阻挡层的内侧上并配置为填充栅极沟槽的下部区域；以及栅极掩埋部分，在栅电极上。下栅极绝缘层的上端的内周边的直径大于上栅极绝缘层的下端的内周边的直径。

Semiconductor devices with gate insulation

【技术实现步骤摘要】
具有栅极绝缘层的半导体器件
与示例实施方式一致的器件涉及一种具有栅极绝缘层的半导体器件。
技术介绍
由于对紧凑和重量轻的半导体器件的需求，半导体器件的电路图案正在减小尺寸，例如小型化。因此，已经提出掩埋单元阵列晶体管(BCAT)结构，其中栅电极形成在半导体基板中以便增大晶体管的沟道长度。然而，当图案随着设计规则的减小而在尺寸上进一步减小时，栅电极的尺寸减小，因此栅极电阻会增大。
技术实现思路
专利技术构思的示例实施方式针对于提供一种半导体器件，该半导体器件在栅极沟槽的内壁上具有上栅极绝缘层和下栅极绝缘层，其中下栅极绝缘层的上端的内径大于上栅极绝缘层的下端的内径。根据一些示例实施方式，提供一种半导体器件，该半导体器件包括：基板，包括上表面；栅极沟槽，在基板的上表面处，栅极沟槽包括上部区域和下部区域，栅极沟槽的上部区域包括第一内表面，栅极沟槽的下部区域包括第二内表面和下表面；上栅极绝缘层，在第一内表面上；下栅极绝缘层，在第二内表面和下表面上，下栅极绝缘层连接到上栅极绝缘层；第一栅极阻挡层，在下栅极绝缘层的第一内侧上；栅电极，在第一栅极阻挡层的第二内侧上，该栅电极填充栅极沟槽的下部区域；栅极掩埋部分，在栅电极上；以及栅极覆盖层，在栅极掩埋部分上。下栅极绝缘层的上端的内周边的直径大于上栅极绝缘层的下端的内周边的直径。根据一些示例实施方式，提供一种半导体器件，该半导体器件包括：基板，包括上表面；栅极沟槽，在基板的上表面处，该栅极沟槽包括上部区域和下部区域，上部区域包括第一内表面，下部区域包括第二内表面；上栅极绝缘层，在栅极沟槽的上部区域的第一内表面上；下栅极绝缘层，在a)栅极沟槽的下部区域的第二内表面上和在b)栅极沟槽的下部区域的下表面上，下栅极绝缘层连接到上栅极绝缘层；第一栅极阻挡层，在下栅极绝缘层的内侧上；栅电极，在第一栅极阻挡层的内侧上，该栅电极填充栅极沟槽的下部区域；栅极掩埋部分，在栅电极上；以及栅极覆盖层，在栅极掩埋部分上。第一栅极阻挡层的上端的外周边的直径大于栅极掩埋部分的下表面的直径。根据一些示例实施方式，提供一种半导体器件，该半导体器件包括：基板，包括有源区；栅极沟槽，配置为在基板的上表面处在一个方向上延伸；上栅极绝缘层，在栅极沟槽的上部区域的内表面上；下栅极绝缘层，在a)栅极沟槽的下部区域的内表面上和在b)栅极沟槽的下部区域的下表面上，下栅极绝缘层连接到上栅极绝缘层；第一栅极阻挡层，在下栅极绝缘层的内侧上；栅电极，在第一栅极阻挡层的内侧上，该栅电极配置为填充栅极沟槽的下部区域；第二栅极阻挡层；栅极掩埋部分，第二栅极阻挡层和栅极掩埋部分依次堆叠在栅电极上；以及在栅极掩埋部分上的栅极覆盖层。上栅极绝缘层和下栅极绝缘层在有源区中，第一栅极阻挡层的上端位于与栅电极的上表面相同的水平面处，第二栅极阻挡层的下表面位于与上栅极绝缘层的下端相同的水平面处，并且下栅极绝缘层的上端的内周边的直径大于上栅极绝缘层的下端的内周边的直径。附图说明图1是根据专利技术构思的一些示例实施方式的半导体器件的平面图；图2是沿着图1的线A-A'截取的垂直剖视图；图3是示出根据专利技术构思的一些示例实施方式的栅极沟槽的一部分的放大图；图4至图12是根据专利技术构思的一些示例实施方式的栅极沟槽的放大图；以及图13至图24是根据专利技术构思的一些示例实施方式的制造半导体器件中使用的栅极沟槽的方法的放大图。具体实施方式图1是根据专利技术构思的示例实施方式的半导体器件的平面图。图2是沿着图1的线A-A'截取的垂直剖视图。参照图1和图2，基板102的有源区104可以由器件隔离层106限定。基板102可以包括半导体材料。例如，基板102可以是硅基板、锗基板、硅锗基板和/或绝缘体上硅(SOI)基板，或者可以包括硅基板、锗基板、硅锗基板和/或绝缘体上硅(SOI)基板。基板102可以包括杂质；例如，基板102可以用硼轻掺杂，并可以具有P型导电性；然而，专利技术构思不限于此。有源区104可以具有在方向D1上伸长的条形，并且有源区104可以以规则的间隔设置以彼此隔离。例如，有源区104可以在方向D1上彼此平行地设置。方向D1可以对应于一方向，该方向相对于基板102的表面的X轴和Y轴成一角度。例如，方向D1可以对应于与X轴成约70度的角度；然而，专利技术构思不限于此。杂质区110a和110b可以设置在有源区104中。杂质区110a和110b可以具有N型导电类型，并可以掺杂/注入有磷(P)和/或砷(As)；然而，专利技术构思不限于此。器件隔离层106可以具有浅沟槽隔离(STI)结构并可以包括绝缘材料。例如，器件隔离层106可以包括硅氧化物(SiO2)。可以使用光刻工艺来图案化和蚀刻基板102以通过蚀刻出用于形成器件隔离层106的空间来形成有源区104，并且器件隔离层106可以使用诸如旋涂电介质沉积(SOD沉积)和/或高密度等离子体沉积(HDP沉积)的工艺用硅氧化物层填充用于形成器件隔离层106的空间而形成；然而，专利技术构思不限于此。栅极沟槽108可以形成在基板102的上表面处并形成为具有从基板102的上表面起的预定(或者替换地，可变的)深度(见图3)。栅极沟槽108可以形成为与有源区104交叉，并可以在X轴方向上延伸。例如，两个栅极沟槽108可以设置为与一个有源区104交叉。当在平面图中观看时，交叉的角度可以为约70度；然而，专利技术构思不限于此。栅极沟槽108可以设置为在Y轴方向上彼此间隔开一距离，例如由对应于半导体器件100的制造工艺的设计规则的节距确定的距离。栅极沟槽108的一部分可以与器件隔离层106交叉，并且形成在器件隔离层106中的栅极沟槽108可以形成得比形成于有源区104中的栅极沟槽108更深。杂质区110a和110b可以设置在有源区104的不与栅极沟槽108交叉的上部上。杂质区110a和110b可以通过对基板102的上表面掺入诸如As和/或P的杂质而形成。杂质区110a和110b的下端可以位于比栅极沟槽108的下端更高的水平面处。杂质区110a可以对应于源极区，杂质区110b可以对应于漏极区。阱区(未示出)可以通过用诸如硼(B)的掺杂杂质注入基板102来形成。阱区可以具有与杂质区110a和110b相反的导电类型。结可以形成在阱区与杂质区110a和110b之间。杂质区110a和110b的下端可以对应于杂质区110a和110b与阱区之间的结。上栅极绝缘层112、下栅极绝缘层114、栅极结构和栅极覆盖层130可以设置在与有源区104交叉的栅极沟槽108内部(见图3)。栅极结构可以包括第一栅极阻挡层122、栅电极124、第二栅极阻挡层126和栅极掩埋部分128。栅极沟槽108的与器件隔离层106交叉的部分可以不包括上栅极绝缘层112和下栅极绝缘层114。栅电极124可以在X轴方向上沿着栅极沟槽108延伸。栅电极124可以被称为字线，并可以对应于半导体器件100的行。上栅极绝缘层112和下栅极绝缘层114可以对应于半导体器件100的栅极电介质。第一绝缘图案132可以设置本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n基板，包括上表面；/n栅极沟槽，在所述基板的所述上表面处，所述栅极沟槽包括上部区域和下部区域，/n所述栅极沟槽的所述上部区域包括第一内表面，/n所述栅极沟槽的所述下部区域包括第二内表面和下表面；/n上栅极绝缘层，在所述第一内表面上；/n下栅极绝缘层，在所述第二内表面和所述下表面上，所述下栅极绝缘层连接到所述上栅极绝缘层；/n第一栅极阻挡层，在所述下栅极绝缘层的第一内侧上；/n栅电极，在所述第一栅极阻挡层的第二内侧上，所述栅电极填充所述栅极沟槽的所述下部区域；以及/n栅极掩埋部分，在所述栅电极上，/n其中所述下栅极绝缘层的上端的内周边的直径大于所述上栅极绝缘层的下端的内周边的直径。/n

【技术特征摘要】
20180919 KR 10-2018-01124211.一种半导体器件，包括：
基板，包括上表面；
栅极沟槽，在所述基板的所述上表面处，所述栅极沟槽包括上部区域和下部区域，
所述栅极沟槽的所述上部区域包括第一内表面，
所述栅极沟槽的所述下部区域包括第二内表面和下表面；
上栅极绝缘层，在所述第一内表面上；
下栅极绝缘层，在所述第二内表面和所述下表面上，所述下栅极绝缘层连接到所述上栅极绝缘层；
第一栅极阻挡层，在所述下栅极绝缘层的第一内侧上；
栅电极，在所述第一栅极阻挡层的第二内侧上，所述栅电极填充所述栅极沟槽的所述下部区域；以及
栅极掩埋部分，在所述栅电极上，
其中所述下栅极绝缘层的上端的内周边的直径大于所述上栅极绝缘层的下端的内周边的直径。


2.如权利要求1所述的半导体器件，其中所述下栅极绝缘层的所述上端的外周边的直径大于所述上栅极绝缘层的所述下端的外周边的直径。


3.如权利要求1所述的半导体器件，其中台阶在所述上栅极绝缘层的第一内侧和所述下栅极绝缘层的第二内侧之间。


4.如权利要求1所述的半导体器件，其中所述栅极掩埋部分包括掺杂的多晶硅。


5.如权利要求1所述的半导体器件，其中所述下栅极绝缘层的高度与所述上栅极绝缘层的高度的比率在从1：0.95至1：0.98的范围内。


6.如权利要求1所述的半导体器件，还包括：
第二栅极阻挡层，在所述栅极掩埋部分和所述栅电极之间，所述第二栅极阻挡层覆盖所述栅极掩埋部分的下表面的至少一部分。


7.如权利要求6所述的半导体器件，其中
所述栅电极包括钨，并且
所述第二栅极阻挡层包括钨氮化物。


8.如权利要求6所述的半导体器件，其中
所述第二栅极阻挡层的下表面在与所述上栅极绝缘层的所述下端相同的水平面处，并且
所述第二栅极阻挡层与所述上栅极绝缘层的内壁接触。


9.如权利要求6所述的半导体器件，还包括：
功函数调整层，配置为至少覆盖所述栅极掩埋部分的侧表面，
其中所述功函数调整层的上端在与所述栅极掩埋部分的上表面相同的水平面处，并且
所述功函数调整层的下端与所述第二栅极阻挡层接触。


10.如权利要求6所述的半导体器件，其中
所述第二栅极阻挡层的上表面在与所述下栅极绝缘层的所述上端相同的水平面处，并且
所述第二栅极阻挡层与所述第一栅极阻挡层的内壁接触。


11.如权利要求6所述的半导体器件，其中
所述第一栅极阻挡层包括突起，所述突起配置为朝向所述栅极沟槽的内侧突出，所述突起形成在所述第一栅极阻挡层的上端处；并且
所述第二栅极阻挡层的上表面和所述突起的上表面在所述栅极沟槽的所述上部区域中位于相同的水平面处。


12.如权利要求6所述的半导体器件，其中
所述第一栅极阻挡层包括突起，所述突起配置为朝向所述栅极沟槽的内侧突出，所述突起形成在所述第一栅极阻挡层的上端处，
所述突起的上表面位于与所...

【专利技术属性】
技术研发人员：南奇亨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR