包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件制造技术

本申请涉及包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件。一些实施例包含具有含感测放大器电路的基底的集成组合件。第一层在所述基底之上，且包含第一存储器单元的第一阵列。第二层在所述第一层之上，且包含第二存储器单元的第二阵列。第一数字线与所述第一阵列相关联，且第二数字线与所述第二阵列相关联。所述第一及第二数字线通过所述感测放大器电路彼此比较地耦合。

Integrated assembly including vertical stack memory array layer and folding digital line connection

【技术实现步骤摘要】
包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件
包括垂直堆叠式存储器阵列层及折叠式数字线连接的集成组合件。
技术介绍
存储器在现代计算架构中用于存储数据。一种类型的存储器是动态随机存取存储器(DRAM)。与替代类型的存储器相比，DRAM可提供结构简单、成本低及速度高的优点。DRAM可利用各自具有与一个晶体管结合的一个电容器的存储器单元(所谓的1T-1C存储器单元)，其中电容器与晶体管的源极/漏极区域耦合。实例1T-1C存储器单元2在图1中展示，其中晶体管标记为T且电容器标记为C。电容器具有与晶体管的源极/漏极区域耦合的一个节点及与共同板CP耦合的另一节点。所述共同板可与任何合适的电压耦合，例如在从大于或等于接地到小于或等于VCC的范围内的电压(即，接地≤CP≤VCC)。在一些应用中，所述共同板处于约一半VCC的电压(即，约VCC/2)下。晶体管具有耦合到字线WL(即，存取线)的栅极，且具有耦合到位线BL(即，数字线或感测线)的源极/漏极区域。在操作中，由电压沿字线生成的电场可在读取/写入操作期间门控地将位线耦合到电容器。另一现有技术1T-1C存储器单元配置在图2中展示。图2的配置展示两个存储器单元2a及2b；其中存储器单元2a包括晶体管T1及电容器C1，且其中存储器单元2b包括晶体管T2及电容器C2。字线WL0及WL1分别与晶体管T1及T2的栅极电耦合。到位线BL的连接由存储器单元2a及2b共享。上文描述的存储器单元可并入到存储器阵列中，且在一些应用中，存储器阵列可具有开放的位线布置。具有开放的位线架构的实例集成组合件9在图3中展示。组合件9包含两个横向邻近存储器阵列(“阵列1”及“阵列2”)，其中阵列中的每一者包含图2中描述的类型的存储器单元(在图3中未标记以便简化图)。字线WL0到WL7延伸跨阵列，且与字线驱动器耦合。数字线D0到D8与第一阵列(阵列1)相关联，且数字线D0*到D8*与第二阵列(阵列2)相关联。感测放大器SA0到SA8提供于第一阵列与第二阵列之间。相同高度处的数字线在彼此配对，且通过感测放大器进行比较(例如，数字线D0及D0*彼此配对且与感测放大器SA0进行比较)。在读取操作中，成对的数字线中的一者在确定成对的数字线中的另一者的电性质(例如，电压)中可用作参考。集成电路制造的持续目标是增加封装密度且由此提高集成度。可期望开发具有紧密封装存储器的三维布置。
技术实现思路
一方面，本申请涉及一种集成组合件，所述集成组合件包括：基底，其包括感测放大器电路；第一层，其在所述基底之上且包括第一存储器单元的第一阵列；第二层，其在所述第一层之上且包括第二存储器单元的第二阵列；第一数字线，其与所述第一阵列相关联；第二数字线，其与所述第二阵列相关联；且所述第一及第二数字线通过所述感测放大器电路彼此比较地耦合。另一方面，本申请涉及一种集成组合件，所述集成组合件包括：基底，其包括第一感测放大器电路及第二感测放大器电路，其中所述第二感测放大器电路从所述第一感测放大器电路横向位移；第一层，其在所述基底之上且包括第一存储器单元的第一阵列；第二层，其在所述第一层之上且包括第二存储器单元的第二阵列；第一数字线，其与所述第一阵列相关联，所述第一数字线在偶数第一数字线与奇数第一数字线之间交替；第二数字线，其与所述第二阵列相关联，所述第二数字线在偶数第二数字线与奇数第二数字线之间交替；所述偶数第一数字线中的个别者通过所述第一感测放大器电路与所述偶数第二数字线中的个别者比较地耦合；且所述奇数第一数字线中的个别者通过所述第二感测放大器电路与所述奇数第二数字线中的个别者比较地耦合。另一方面，本申请涉及一种集成组合件，所述集成组合件包括：第一感测放大器电路，其相对于第二感测放大器电路横向位移；第一数字线，其相对于所述第一及第二感测放大器电路垂直位移且沿第一存储器阵列延伸；所述第一数字线相对于彼此横向位移且在偶数第一数字线与奇数第一数字线之间交替；第二数字线，其相对于所述第一及第二感测放大器电路垂直位移、相对于所述第一数字线垂直位移且沿第二存储器阵列延伸；所述第二数字线相对于彼此横向位移且在偶数第二数字线与奇数第二数字线之间交替；所述偶数第一数字线中的个别者通过所述第一感测放大器电路与所述偶数第二数字线中的个别者比较地耦合；所述奇数第一数字线中的个别者通过所述第二感测放大器电路与所述奇数第二数字线中的个别者比较地耦合；第一组第一字线沿所述第一存储器阵列延伸；第二组第二字线沿所述第二存储器阵列延伸；所述第一字线与第一字线驱动器电路耦合；且所述第二字线与第二字线驱动器电路耦合。附图说明图1是具有1个晶体管及1个电容器的现有技术存储器单元的示意图。图2是各自具有1个晶体管及1个电容器且共享位线连接的一对现有技术存储器单元的示意图。图3是具有开放位线架构的现有技术集成组合件的示意图。图4A是具有相对于彼此垂直位移的多个层的实例集成组合件的示意图。图4B及4C是图4A组合件的层的俯视图。图5是存储器阵列及相关联电路的实例布置的布局的图解俯视图。图6A及6B分别是展示电路组件的实例布置的沿图4A的线A-A及B-B的图解侧视图。图7A及7B分别是展示电路组件的实例布置的沿图4A的线A-A及B-B的图解侧视图。图8A及8B分别是展示电路组件的实例布置的沿图4A的线A-A及B-B的图解侧视图。图9是实例感测放大器电路的图解示意图。具体实施方式一些实施例包含集成组合件，其中第一存储器阵列相对于第二存储器阵列垂直偏移，且其中感测放大器电路被提供在所述第一及第二存储器阵列之下。第一数字线与所述第一存储器阵列相关联，且第二数字线与所述第二存储器阵列相关联。所述第一数字线通过所述感测放大器电路与所述第二数字线比较地耦合。所述第一及第二数字线沿所述存储器阵列横向(即，水平)延伸，且接着在所述存储器阵列的边缘处折叠以垂直于所述感测放大器电路延伸。因此，一些实施例可被视为包括折叠式数字线连接。实例实施例参考图4A、4B、4C、5、6A、6B、7A、7B、8A、8B及9描述。参考图4A，集成组合件10包含基底12、所述基底之上的第一层14及所述第一层之上的第二层16。第一层14包含第一存储器阵列18，其中此存储器阵列的近似外围利用虚线15图解说明。所述第一存储器阵列包含第一存储器单元20，其图解说明为所述存储器阵列内的盒。仅展示部分所述第一存储器单元，但在实践中，所述第一存储器单元可完全延伸跨所述第一存储器阵列。第一存储器阵列18可包括任何合适数目个第一存储器单元，且在一些实施例中可包括数百、数千、数百万等等数目个第一存储器单元。所述第一存储器单元可为DRAM单元，且在一些实施例可以上文参考现有技术图1到3描述的类型的布置配置。第二层16包含第二存储器阵列22，其中此存储器阵列的近似外围利用虚线21图解说明。所述第二存储器阵列包含第二存储器单元24，其图解说明为所述存储器阵列内的盒。仅本文档来自技高网...

【技术保护点】
1.一种集成组合件，其包括：/n基底，其包括感测放大器电路；/n第一层，其在所述基底之上且包括第一存储器单元的第一阵列；/n第二层，其在所述第一层之上且包括第二存储器单元的第二阵列；/n第一数字线，其与所述第一阵列相关联；/n第二数字线，其与所述第二阵列相关联；且/n所述第一及第二数字线通过所述感测放大器电路彼此比较地耦合。/n

【技术特征摘要】
20180809 US 62/716,4801.一种集成组合件，其包括：
基底，其包括感测放大器电路；
第一层，其在所述基底之上且包括第一存储器单元的第一阵列；
第二层，其在所述第一层之上且包括第二存储器单元的第二阵列；
第一数字线，其与所述第一阵列相关联；
第二数字线，其与所述第二阵列相关联；且
所述第一及第二数字线通过所述感测放大器电路彼此比较地耦合。


2.根据权利要求1所述的集成组合件，其中：
所述第一数字线是用于寻址所述第一存储器单元的第一组数字线的许多数字线中的一者；
第一组字线也用于寻址所述第一存储器单元；
所述第一存储器单元中的每一者通过所述第一组数字线的所述数字线中的一者及所述第一组字线的所述字线中的一者唯一地寻址；
所述第二数字线是用于寻址所述第二存储器单元的第二组数字线的许多数字线中的一者；
第二组字线也用于寻址所述第二存储器单元；且
所述第二存储器单元中的每一者通过所述第二组数字线的所述数字线中的一者及所述第二组字线的所述字线中的一者唯一地寻址。


3.根据权利要求2所述的集成组合件，其中：
所述第一组字线的所述字线与第一字线驱动器电路耦合，所述第一字线驱动器电路仅与所述第一组字线的所述字线相关联；且
所述第二组字线的所述字线与第二字线驱动器电路耦合，所述第二字线驱动器电路仅与所述第二组字线的所述字线相关联。


4.根据权利要求3所述的集成组合件，其中：
所述第一组的所述字线是第一字线；
所述第二组的所述字线是第二字线；
所述第一字线驱动器电路包括沿所述第一阵列的第一侧的第一组件，且包括沿所述第一阵列的第二侧的第二组件；
所述第一组第一字线包括交替偶数第一字线及奇数第一字线；
所述第一组件与所述偶数第一字线耦合；且
所述第二组件与所述奇数第一字线耦合。


5.根据权利要求4所述的集成组合件，其中：
所述第二字线驱动器电路包括沿所述第二阵列的第一侧的第三组件，且包括沿所述第二阵列的第二侧的第四组件；
所述第二组第二字线包括交替偶数第二字线及奇数第二字线；
所述第三组件与所述偶数第二字线耦合；且
所述第四组件与所述奇数第二字线耦合。


6.一种集成组合件，其包括：
基底，其包括第一感测放大器电路及第二感测放大器电路，其中所述第二感测放大器电路从所述第一感测放大器电路横向位移；
第一层，其在所述基底之上且包括第一存储器单元的第一阵列；
第二层，其在所述第一层之上且包括第二存储器单元的第二阵列；
第一数字线，其与所述第一阵列相关联，所述第一数字线在偶数第一数字线与奇数第一数字线之间交替；
第二数字线，其与所述第二阵列相关联，所述第二数字线在偶数第二数字线与奇数第二数字线之间交替；
所述偶数第一数字线中的个别者通过所述第一感测放大器电路与所述偶数第二数字线中的个别者比较地耦合；且
所述奇数第一数字线中的个别者通过所述第二感测放大器电路与所述奇数第二数字线中的个别者比较地耦合。


7.根据权利要求6所述的集成组合件，其中：
所述第一数字线用于寻址所述第一存储器单元；
第一组第一字线也用于寻址所述第一存储器单元；
所述第一存储器单元中的每一者通过所述第一数...

【专利技术属性】
技术研发人员：S·J·德尔纳，C·L·英戈尔斯，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US