基于沟槽栅垂直浅超结的氮化镓基MOSFET器件及制作方法技术

本发明专利技术公开了一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，主要解决现有技术击穿电压较低，漂移区电场集中的问题。包括衬底、漂移层、P‑柱层、P+层、n+层、栅介质层、源极、漏极、栅极和钝化层。其中，漂移层位于衬底的上部，P‑柱层位于漂移层中，P‑柱层两侧的上方依次为P+层和n+层，栅介质层位于n+层上部，源极位于栅介质层两侧，漏极位于衬底下部；栅极位于栅介质层上部，且采用凹槽结构，该凹槽位于漂移层、P+层和n+层的中间，钝化层位于栅极和源极之间。本发明专利技术通过在漂移层中淀积的P‑柱层，拓展了PN结耗尽区，减少了工艺复杂性和泄漏电流，提高了器件的击穿电压和可靠性，可作为高功率系统及电力电子开关。

GaN based MOSFET device and fabrication method based on vertical shallow super junction of grooved gate

【技术实现步骤摘要】
基于沟槽栅垂直浅超结的氮化镓基MOSFET器件及制作方法
本专利技术属于半导体器件
，特别涉及一种氮化镓基MOSFET器件，可用于电力电子设备的电能转换和高压大电流密度下的电路控制。
技术介绍
高功率半导体器件应用于电力电子设备的电能转换和高压大电流密度下的电路控制，随着人类可利用的环境资源日益减少，研发出新型优良性能、高转换效率的功率器件是有效的解决能源和环境冲突的有效方案之一。对于高功率半导体器件，其功率品质因数主要取决于器件的击穿电压和特定导通电阻，但是两者往往需要综合考虑进行优化设计才能有效提升功率器件的性能。随着半导体功率器件领域的不断发展，应用于功率器件的材料从第一代的Si材料到第二代的GaAs材料，都使得功率器件的性能发生了根本性质的变化。但是到目前为止，传统两代材料制作的半导体功率器件性能已经接近了由材料性质决定的理论极限。以GaN为代表的第三代半导体宽禁带材料具有高频、高功率、抗辐射、高饱和电子迁移率等特性，在电力电子方面具有优良的潜力。沟槽栅垂直MOSFETs器件相比于传统横向器件，垂直功率器件只需增加器件漂移区的厚度而不需要牺牲芯片的横向尺寸便可以提升器件的击穿特性，因此具有高功率密度适用于电力电子开关器件。目前技术发展较为成熟的垂直器件主要包括CAVET器件和沟槽栅MOSFET器件两类，随着P型GaN掺杂技术的提升，使得沟槽栅MOSFET器件发展更为迅速。沟槽栅MOSFET器件相比于CAVET器件更容易实现增强型器件，不需要CAVET器件中的电流阻挡层，电场主要集中在体内不易受到界面态影响，电流沟道宽度可以达到微米级别。但是目前沟槽栅MOSFET器件由于P型GaN空穴的激活率仍然较低，使得P+层和漂移层之间的耗尽区域被掺杂所限制，导致器件的击穿电压较低，影响了器件的功率品质因数，降低了沟槽栅MOSFET器件的高功率性能。
技术实现思路
本专利技术目的在于针对上述已有器件技术的不足，提供一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件及制作方法，以改善器件的击穿特性，提高了器件的高输出功率性能。为实现上述目的，本专利技术实现的技术方案如下：1.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，包括衬底、漂移层、P-柱层、P+层、n+层、栅介质层、源极、漏极、栅极和钝化层。其中，漂移层位于衬底的上部，P-柱层位于漂移层中，P-柱层两侧的上方依次为P+层和n+层，栅介质层位于n+层上部，源极位于栅介质层两侧，漏极位于衬底下部；栅极位于栅介质层上部，且采用凹槽结构，该凹槽位于漂移层、P+层和n+层的中间，钝化层位于栅极和源极之间，其特征在于漂移层中设有P-柱层，用于拓展PN结耗尽区，提高器件击穿电压。其特征在于，漂移层中设有P-柱层，用于拓展PN结耗尽区，提高器件击穿电压。进一步，其特征在于，所述栅电极采用凹槽结构。进一步，其特征在于，所述衬底采用GaN体材料。进一步，其特征在于，所述P-柱层的掺杂浓度为1016cm-3～1018cm-3，厚度不超过漂移区厚度的1/2。进一步，其特征在于：所述栅介质层采用SiN或SiO2或Al2O3或HfO2介质。进一步，其特征在于，所述钝化层采用SiN或SiO2或Al2O3或HfO2介质。2.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件制作方法，其特征在于，包括如下步骤：1)对衬底表面进行清洗和预处理以消除表面悬挂键，并在H2氛围反应室的900℃～1200℃温度下热处理去除表面污染物；2)在热处理后的衬底上采用MOCVD工艺淀积厚度为5～20μm的GaN，作为器件的漂移层；3)对漂移区进行选择性刻蚀，选择待刻蚀的区域并刻蚀暴露出P-柱层的窗口，刻蚀的窗口厚度不超过漂移区厚度的1/2；4)在暴露出的窗口外延掺杂浓度为1016cm-3～1018cm-3的P-柱层；5)在漂移区和P-柱层上，采用MOCVD工艺淀积厚度为100nm～1000nm的P+层，其掺杂浓度为1018cm-3～1019cm-3；6)在P+层上采用MOCVD工艺淀积厚度为100nm～1000nm的n+层，其掺杂浓度为1018cm-3～1019cm-3；7)制作掩膜并采用刻蚀工艺暴露出源极窗口，源极窗口的厚度深入到P+层10nm～50nm，并采用磁控溅射工艺在待淀积窗口沉积源电极金属，在器件背侧淀积与源极相同的漏极金属；8)制作掩膜并采用刻蚀工艺暴露出栅极窗口，栅极窗口厚度深入到漂移层10nm～50nm，在栅极待淀积窗口淀积栅介质层，之后在栅介质层上淀积栅金属；9)将进行完上述步骤的外延片放入PECVD反应室内，进行钝化层沉积；10)在栅、源电极的钝化层上进行光刻和刻蚀，形成栅、源极接触孔，完成器件制作。本专利技术与现有技术相比具有如下优点：第一，由于在漂移层中淀积了P-柱层，使得P-柱层和漂移层之间存在相互作用，能在P-柱层长与宽两个方向上均增加PN结耗尽区域，因此减弱了漂移层中电场峰值集中现象，提升了器件的击穿电压，从而实现高输出功率；第二，由于在漂移层中淀积的P-柱层其厚度不超过漂移层厚度的一半，因而不需要完全刻蚀掉两侧的漂移层，优化和减少了工艺成本；第三，由于新淀积的P-柱层取代了原先部分的漂移层，使得器件在导通工作时减少了栅漏之间的泄露电流，进而减少了垂直功率器件的静态功耗。附图说明图1是本专利技术基于沟槽栅垂直浅超结的氮化镓基MOSFET器件的结构图。图2是本专利技术制作图1器件的制作流程图。具体实施方式以下结合附图和实施例对本专利技术作进一步详细描述。参照图1，本专利技术具有沟槽栅垂直浅超结的氮化镓基MOSFET器件，包括衬底1、漂移层2、P-柱层3、P+层4、n+层5、栅介质层6、源极7、漏极8、栅极9和钝化层10。其中，漂移层2位于衬底1的上部，P-柱层3位于漂移层2中，P-柱层3两侧的上方依次为P+层4和n+层5，栅介质层6位于n+层上部，源极7位于栅介质层6两侧，漏极8位于衬底1下部；栅极9位于栅介质层6上部，且采用凹槽结构，该凹槽位于漂移层2、P+层4和n+层5的中间，钝化层10位于栅极9和源极7之间。所述衬底1采用GaN体材料；所述漂移层2采用GaN，其厚度为5～20μm；所述P-柱层3采用GaN，其厚度为0.1～10μm；所述P+层4采用GaN，其厚度为50～1000nm；所述n+层5采用GaN，其厚度为50～500nm；所述钝化层6采用SiN或SiO2或Al2O3或HfO2等介质；所述源极金属和漏极金属采用Ti/Al或Ti/Al/Ni/Au或Ti/Al/Mo/Au的金属层组合，所述栅极金属采用Ni/Au/Ni或Ni/Au或W/Au或Mo/Au的金属层组合。参照图2，本专利技术制作基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，给出如下三种实施例：实施例1，制作以氮化镓为衬底，且P-柱层厚度为0本文档来自技高网...

【技术保护点】
1.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，包括衬底(1)、漂移层(2)、P-柱层(3)、P+层(4)、n+层(5)、栅介质层(6)、源极(7)、漏极(8)、栅极(9)和钝化层(10)。其中，漂移层(2)位于衬底(1)的上部，P-柱层(3)位于漂移层(2)中，P-柱层(3)两侧的上方依次为P+层(4)和n+层(5)，栅介质层(6)位于n+层(5)上部，源极(7)位于栅介质层(6)两侧，漏极(8)位于衬底(1)下部；栅极(9)位于栅介质层(6)上部，且采用凹槽结构，该凹槽位于漂移层(2)、P+层(4)和n+层(5)的中间，钝化层(10)位于栅极(9)和源极(7)之间，其特征在于漂移层(2)中设有P-柱层(3)，用于拓展PN结耗尽区，提高器件击穿电压。/n

【技术特征摘要】
1.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件，包括衬底(1)、漂移层(2)、P-柱层(3)、P+层(4)、n+层(5)、栅介质层(6)、源极(7)、漏极(8)、栅极(9)和钝化层(10)。其中，漂移层(2)位于衬底(1)的上部，P-柱层(3)位于漂移层(2)中，P-柱层(3)两侧的上方依次为P+层(4)和n+层(5)，栅介质层(6)位于n+层(5)上部，源极(7)位于栅介质层(6)两侧，漏极(8)位于衬底(1)下部；栅极(9)位于栅介质层(6)上部，且采用凹槽结构，该凹槽位于漂移层(2)、P+层(4)和n+层(5)的中间，钝化层(10)位于栅极(9)和源极(7)之间，其特征在于漂移层(2)中设有P-柱层(3)，用于拓展PN结耗尽区，提高器件击穿电压。


2.其特征在于漂移层(2)中设有P-柱层(3)，用于拓展PN结耗尽区，提高器件击穿电压。


3.根据权利要求1所述的器件，其特征在于，栅电极采用凹槽结构。


4.根据权利要求1所述的器件，其特征在于，P-柱层(3)的掺杂浓度为1016cm-3～1018cm-3，厚度不超过漂移区(2)厚度的1/2。


5.根据权利要求1所述的器件，其特征在于，栅介质层(6)和钝化层(10)采用SiN或SiO2或Al2O3或HfO2介质。


6.一种基于沟槽栅垂直浅超结的氮化镓基MOSFET器件制作方法，其特征在于，包括如下步骤：
1)对衬底表面进行清洗和预处理以消除表面悬挂键，并在H2氛围反应室的900℃～1200℃温度下热处理去除表面污染物；
2)在热处理后的衬底上采用MOCVD工艺淀积厚度为5～20μm的GaN，作为器件的漂移层；
3)对漂移区进行选择性刻蚀，选择待刻蚀的区域并刻蚀暴露出P-柱层的窗口，刻蚀的窗口厚度不超过漂移区厚度的1/2；
4)在暴露出的窗口外延掺杂浓度为1016cm-3～1018cm-3的P-柱层；

【专利技术属性】
技术研发人员：刘爽，赵胜雷，张进成，刘志宏，宋秀峰，郝跃，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61