包括内插件的半导体封装件制造技术

提供了一种包括内插件的半导体封装件。半导体封装件包括：封装件基底基板；设置在封装件基底基板上并且包括多个下再分布线图案的下再分布线结构；分别位于多个下再分布线图案的至少一部分上的多个第一连接柱状物；位于下再分布线结构上并且彼此间隔开的至少一个内插件，每个内插件包括多个连接布线图案以及分别位于多个连接布线图案的一部分上的彼此间隔开的多个第二连接柱状物；位于至少一个内插件和多个第一连接柱状物上并且包括分别连接到多个第一连接柱状物和多个第二连接柱状物的多个上再分布线图案的上再分布线结构；以及彼此间隔开地附接到上再分布线结构上的至少两个半导体芯片。

Semiconductor package including internal plug-ins

【技术实现步骤摘要】
包括内插件的半导体封装件相关申请的交叉引用本申请要求于2018年7月31日在韩国知识产权局提交的韩国专利申请No.10-2018-0089508的权益，其公开内容通过引用整体并入本文。
本专利技术构思涉及包括多个半导体芯片的半导体封装件，更具体地，涉及包括用于将多个半导体芯片彼此互连的内插件(interposer)的半导体封装件。
技术介绍
根据电子工业的发展和用户需求的不断提高，电子设备已经进一步小型化、多功能化和/或大容量化，因此，需要包括多个半导体芯片的半导体封装件。当包括在半导体封装件中的多个半导体芯片中的每一个半导体芯片都被高度集成时，印刷电路板可能无法适应这种高集成度。就这一点而言，已经开发了通过内插件来互连多个半导体芯片的半导体封装件。
技术实现思路
本专利技术构思提供了一种半导体封装件，所述半导体封装件包括可以以较低成本实现的内插件。根据本专利技术构思的一个方面，提供了一种半导体封装件，所述半导体封装件包括：下再分布线结构，所述下再分布线结构包括多个下绝缘层和分别位于所述多个下绝缘层的顶表面和底表面中的至少一个上的多个下再分布线图案；多个第一连接柱状物，所述多个第一连接柱状物分别位于所述多个下再分布线图案的至少一部分下再分布线图案上；内插件，所述内插件位于所述下再分布线结构上并且与所述多个第一连接柱状物间隔开，并且包括内插基板、位于所述内插基板的顶表面上的多个连接布线图案以及分别位于所述多个连接布线图案的至少一部分连接布线图案上的多个第二连接柱状物；上再分布线结构，所述上再分布线结构包括至少一个上绝缘层和位于所述至少一个上绝缘层的顶表面或底表面上并分别连接到所述多个第一连接柱状物和所述多个第二连接柱状物的多个上再分布线图案；以及至少两个半导体芯片，所述至少两个半导体芯片位于所述上再分布线结构上，所述至少两个半导体芯片彼此间隔开地电连接到所述多个上再分布线图案。根据本专利技术构思的另一方面，提供了一种半导体封装件，所述半导体封装件包括：封装件基底基板；下再分布线结构，所述下再分布线结构位于所述封装件基底基板上并且包括多个下再分布线图案；多个第一连接柱状物，所述多个第一连接柱状物分别位于所述多个下再分布线图案中的至少一部分下再分布线图案上；至少一个内插件，所述至少一个内插件位于所述下再分布线结构上并且彼此间隔开，所述至少一个内插件中的每个内插件包括多个连接布线图案以及分别位于所述多个连接布线图案的一部分上的彼此间隔开的多个第二连接柱状物；上再分布线结构，所述上再分布线结构位于所述至少一个内插件和所述多个第一连接柱状物上，并且包括分别连接到所述多个第一连接柱状物和所述多个第二连接柱状物的多个上再分布线图案；以及至少两个半导体芯片，所述至少两个半导体芯片在所述上再分布线结构上彼此间隔开并且电连接到所述多个上再分布线图案。根据本专利技术构思的另一方面，提供了一种半导体封装件，包括：下再分布线结构，所述下再分布线结构包括多个下再分布线图案；多个第一连接柱状物，所述多个第一连接柱状物连接到所述多个下再分布线图案；内插件，所述内插件位于所述下再分布线结构上，所述内插件包括内插基板、位于所述内插基板上的多个连接布线图案以及位于所述多个连接布线图案上的多个第二连接柱状物；上再分布线结构，所述上再分布线结构包括位于所述多个第一连接柱状物和所述内插件上并且电连接到所述多个第一连接柱状物和所述多个第二连接柱状物的多个上再分布线图案；以及至少两个半导体芯片，所述至少两个半导体芯片位于所述上再分布线结构上并且电连接到所述多个上再分布线图案，其中，所述多个上再分布线图案的一部分和所述多个下再分布线图案的一部分在水平方向上延伸超过由所述至少两个半导体芯片所占据的覆盖区域。附图说明通过以下结合附图的详细描述，将更清楚地理解本专利技术构思的实施例，其中：图1A是根据一个实施例的半导体封装件的截面图；图1B是半导体封装件中的内插件的布线和上部再分布线结构的布线的平面布局；图2至图8是根据实施例的半导体封装件的截面图；图9A至图9I是用于说明根据一个实施例的制造半导体封装件的方法的截面图；图10A至图10G是用于说明根据另一实施例的制造半导体封装件的方法的截面图；以及图11至图14是根据实施例的半导体封装件的平面布局。具体实施方式图1A是根据一个实施例的半导体封装件1的截面图。参照图1A，半导体封装件1包括下再分布线结构210、内插件230、上再分布线结构260和/或至少两个半导体芯片300。内插件230可以设置在下再分布线结构210与上再分布线结构260之间，至少两个半导体芯片300可以附接在上再分布线结构260上。下再分布线结构210可以包括多个下绝缘层216、分别设置在多个下绝缘层216的顶表面和底表面中的至少一个上的多个下再分布线图案212以及分别穿透多个下绝缘层216并分别接触多个下再分布线图案212的多个下通路图案214。多个下绝缘层216中的每一个可以由例如包括有机化合物的材料层形成。根据一个实施例，多个下绝缘层216中的每一个可以由包括有机聚合物材料的材料层形成。根据一个实施例，多个下绝缘层216中的每一个可以由光敏聚酰亚胺(PSPI)形成。下再分布线图案212和下通路图案214均可以包括诸如铜(Cu)、钨(W)、钛(Ti)、钛钨(TiW)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、铬(Cr)、铝(Al)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)或钌(Ru)的金属、它们的合金或金属氮化物，但不限于此。下再分布线图案212和下通路图案214均可以包括接触下绝缘层216的晶种层以及位于晶种层上的导电材料层。根据一个实施例，晶种层可以通过物理气相沉积形成，导电材料层可以通过化学镀形成。下再分布线图案212的一部分可以与下通路图案214的一部分一体地形成。例如，下再分布线图案212可以与下通路图案214的与下再分布线图案212的顶部接触的部分一体地形成；或者下再分布线图案212可以与下通路图案214的与下再分布线图案212的底部接触的部分一体地形成。在图1A中，下再分布线图案212仅设置在多个下绝缘层216中的两个相邻层之间，但不限于此。根据一个实施例，下再分布线图案212还可以设置在多个下绝缘层216中的最上面的下绝缘层216的顶表面上和/或最下面的下绝缘层216的底表面上。设置在下绝缘层216的顶表面或底表面上的下再分布线图案212可以被称为或者可以构成下再分布线图案层。下再分布线结构210可以具有包括第一下再分布线图案层LY11(在下文中简称为第一下层LY11)、第二下再分布线图案层LY12(在下文中简称为第二下层LY12)和第三下再分布线图案层LY13(在下文中简称为第三下层LY13)在内的多个下再分布线图案层。多个第一连接柱状物220和内插件230可以附接在下再分布线结构2本文档来自技高网...

【技术保护点】
1.一种半导体封装件，包括：/n下再分布线结构，所述下再分布线结构包括多个下绝缘层和分别位于所述多个下绝缘层的顶表面和底表面中的至少一个上的多个下再分布线图案；/n多个第一连接柱状物，所述多个第一连接柱状物分别位于所述多个下再分布线图案中的至少一部分下再分布线图案上；/n内插件，所述内插件位于所述下再分布线结构上并且与所述多个第一连接柱状物间隔开，并且包括内插基板、位于所述内插基板的顶表面上的多个连接布线图案以及分别位于所述多个连接布线图案中的至少一部分连接布线图案上的多个第二连接柱状物；/n上再分布线结构，所述上再分布线结构包括至少一个上绝缘层和位于所述至少一个上绝缘层的顶表面或底表面上并分别连接到所述多个第一连接柱状物和所述多个第二连接柱状物的多个上再分布线图案；以及/n至少两个半导体芯片，所述至少两个半导体芯片位于所述上再分布线结构上，所述至少两个半导体芯片彼此间隔开地电连接到所述多个上再分布线图案。/n

【技术特征摘要】
20180731 KR 10-2018-00895081.一种半导体封装件，包括：
下再分布线结构，所述下再分布线结构包括多个下绝缘层和分别位于所述多个下绝缘层的顶表面和底表面中的至少一个上的多个下再分布线图案；
多个第一连接柱状物，所述多个第一连接柱状物分别位于所述多个下再分布线图案中的至少一部分下再分布线图案上；
内插件，所述内插件位于所述下再分布线结构上并且与所述多个第一连接柱状物间隔开，并且包括内插基板、位于所述内插基板的顶表面上的多个连接布线图案以及分别位于所述多个连接布线图案中的至少一部分连接布线图案上的多个第二连接柱状物；
上再分布线结构，所述上再分布线结构包括至少一个上绝缘层和位于所述至少一个上绝缘层的顶表面或底表面上并分别连接到所述多个第一连接柱状物和所述多个第二连接柱状物的多个上再分布线图案；以及
至少两个半导体芯片，所述至少两个半导体芯片位于所述上再分布线结构上，所述至少两个半导体芯片彼此间隔开地电连接到所述多个上再分布线图案。


2.根据权利要求1所述的半导体封装件，其中，所述多个下再分布线图案中的每个下再分布线图案构成一个下再分布线图案层，所述多个上再分布线图案中的每个上再分布线图案构成一个上再分布线图案层，
其中，所述上再分布线图案层的数目小于所述下再分布线图案层的数目。


3.根据权利要求1所述的半导体封装件，其中，所述多个第一连接柱状物的高度大于所述多个第二连接柱状物的高度。


4.根据权利要求1所述的半导体封装件，其中，所述多个第一连接柱状物的高度大于所述内插件的高度。


5.根据权利要求1所述的半导体封装件，其中，所述多个第一连接柱状物的顶表面和所述多个第二连接柱状物的顶表面位于同一水平面。


6.根据权利要求1所述的半导体封装件，其中，所述多个第一连接柱状物的底表面所在的水平面低于所述内插件的底表面。


7.根据权利要求1所述的半导体封装件，所述半导体封装件还包括填充绝缘层，所述填充绝缘层在所述下再分布线结构与所述上再分布线结构之间包围所述多个第一连接柱状物和所述内插件。


8.根据权利要求7所述的半导体封装件，其中，所述多个第一连接柱状物的顶表面、所述多个第二连接柱状物的顶表面和所述填充绝缘层的顶表面共面。


9.一种半导体封装件，包括：
封装件基底基板；
下再分布线结构，所述下再分布线结构位于所述封装件基底基板上并且包括多个下再分布线图案；
多个第一连接柱状物，所述多个第一连接柱状物分别位于所述多个下再分布线图案中的至少一部分下再分布线图案上；
至少一个内插件，所述至少一个内插件位于所述下再分布线结构上并且彼此间隔开，所述至少一个内插件中的每个内插件包括多个连接布线图案以及分别位于所述多个连接布线图案的一部分上的彼此间隔开的多个第二连接柱状物；
上再分布线结构，所述上再分布线结构位于所述至少一个内插件和所述多个第一连接柱状物上，并且包括分别连接到所述多个第一连接柱状物和所述多个第二连接柱状物的多个上再分布线图案；以及
至少两个半导体芯片，所述至少两个半导体芯片在所述上再分布线结构上彼此间隔开并且电连接到所述多个上再分布线图案。


10.根据权利要求9所述的半导体封装件，所述半导体封装件被配置为经由所述上再分布线结构和所述至少一个内插件在所述至少两个半导体芯片之间传输信号，并且...

【专利技术属性】
技术研发人员：金钟润，李锡贤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR