晶片级测试方法及其测试结构技术

本发明专利技术实施例涉及晶片级测试方法及其测试结构，其中所述方法包含：将第一导电迹线的第一端耦合到自由电子源；用电子束扫描所述第一导电迹线及第二导电迹线的暴露表面；所述第一导电迹线及第二导电迹线是交替布置且间隔开的；在执行所述扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；及基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性。

Wafer level test method and its test structure

【技术实现步骤摘要】
晶片级测试方法及其测试结构
本专利技术实施例是有关晶片级测试方法及其测试结构。
技术介绍
随着技术发展，半导体装置的设计及制造由于更小的尺寸，增加的功能及更复杂的电路而变得更加复杂。众多制造操作在此些小及高性能半导体装置内实施。因此，存在修改测试及制造半导体装置的结构及方法以便改进装置稳健性以及减少制造成本及处理时间的持续需要。
技术实现思路
本专利技术的一实施例涉及一种方法，其包括：将第一导电迹线的第一端耦合到自由电子源；用电子束扫描所述第一导电迹线及第二导电迹线的暴露表面，所述第一导电迹线及第二导电迹线是交替布置且间隔开的；在执行扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；及基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性。本专利技术的一实施例涉及一种方法，其包括：形成第一导电迹线及第二导电迹线；在所述第一导电迹线的两端上沉积第一垫及第二垫；将所述第一垫接地；用电子束扫描所述第一导电迹线及所述第二导电迹线；在执行扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；及基于所述图像确定所述本文档来自技高网...

【技术保护点】
1.一种测试晶片的方法，其包括：/n将第一导电迹线的第一端耦合到自由电子源；/n用电子束扫描所述第一导电迹线及第二导电迹线的暴露表面，所述第一导电迹线及第二导电迹线是交替布置且间隔开的；/n在执行所述扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；及/n基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性。/n

【技术特征摘要】
20180731 US 62/712,499;20190116 US 16/249,3151.一种测试晶片的方法，其包括：
将第一导电迹线的第一端耦合到自由电子源；
用电子束扫描所述第一导电迹线及第二导电迹线的暴露表面，所述第一导电迹线及第二导电迹线是交替布置且间隔开的；
在执行所述扫描的同时获得所述第一导电迹线及所述第二导电迹线的图像；及
基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性。


2.根据权利要求1所述的方法，其中用所述电子束扫描所述第一导电迹线及所述第二导电迹线的暴露表面包括横越所述第一导电迹线及所述第二导电迹线的所有平行指状物。


3.根据权利要求1所述的方法，其中确定所述第一导电迹线及所述第二导电迹线的布线特性包括检测在所述第一导电迹线中是否存在开路或高阻抗缺陷。


4.根据权利要求3所述的方法，其中基于所述图像确定所述第一导电迹线及所述第二导电迹线的布线特性包括识别包含所述开路或所述高阻抗缺陷的分段，所述分段具有第一端及第二端，所述第一端具有亮阴影且所述第二端具有暗阴影。


5.根据权利要求4所述的方法，其中所述分段的所述第一端连接到所述第一导电迹线的所述第一端。


6.根据权利要求1所述的方法，其中确定所述第一导电迹线及所述第二导电迹线的布线特性包括检测所述第一导电迹...

【专利技术属性】
技术研发人员：李沛轩，黄郁琁，甘家嘉，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71