半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：提供基底，包括衬底和凸出于衬底的鳍部，衬底包括周边区；形成横跨周边区鳍部且覆盖鳍部部分顶部和部分侧壁的伪栅结构，伪栅结构包括伪栅氧化层以及位于伪栅氧化层上的伪栅层，伪栅层包括刻蚀停止层和位于刻蚀停止层上的牺牲层；在伪栅结构露出的衬底上形成介质层，介质层露出伪栅结构顶部；去除周边区的伪栅层，暴露出伪栅氧化层的表面，并在介质层内形成第一开口；在第一开口内形成栅电极层，位于第一开口中的伪栅氧化层和栅电极层用于构成第一金属栅结构。本发明专利技术在去除牺牲层时，刻蚀停止层能够对周边区的伪栅氧化层起到保护作用，从而降低对伪栅氧化层的损伤，提高半导体器件的电学性能和可靠性。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。鳍式场效应管按照功能区分主要分为核心(Core)器件和周边(I/O)器件(或称为输入/输出器件)。通常情况下，周边器件的工作电压比核心器件的工作电压大的多。为防止电击穿等问题，当器件的工作电压越大时，要求器件的栅介质层的厚度越厚，因此，周边器件的栅介质层的厚度通常大于核心器件的栅介质层的厚度。但是，现有技术形成的半导体器件的电学性能和可靠性较差。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的电学性能和可靠性。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括周边区；形成横跨所述周边区鳍部的伪栅结构，所述伪栅结构覆盖所述周边区鳍部的部分顶部和部分侧壁，所述伪栅结构包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，所述伪栅层包括刻蚀停止层以及位于所述刻蚀停止层上的牺牲层；在所述伪栅结构露出的衬底上形成介质层，所述介质层露出所述伪栅结构的顶部；去除所述周边区的伪栅层，暴露出所述周边区伪栅氧化层的表面，并在所述介质层内形成第一开口；在所述第一开口内形成栅电极层，位于所述第一开口中的伪栅氧化层和栅电极层用于构成所述第一金属栅结构。相应的，本专利技术还提供一种半导体结构，包括：基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括周边区；横跨所述周边区鳍部的伪栅结构，所述伪栅结构覆盖所述鳍部的部分顶部和部分侧壁，所述伪栅结构包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，所述伪栅层包括牺牲层以及位于所述牺牲层上的刻蚀停止层。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术在周边区形成伪栅结构时，所述伪栅结构的伪栅层包括刻蚀停止层以及位于所述刻蚀停止层上的牺牲层；本专利技术在去除所述牺牲层时，所述刻蚀停止层顶部用于定义刻蚀停止的位置，因此所述刻蚀停止层可以对所述鳍部顶部的伪栅氧化层起到保护的作用，而且，与仅使用多晶硅作为伪栅层的方案相比，所述刻蚀停止层的厚度较小，在后续去除所述刻蚀停止层时，可以在较短的时间内去除所述刻蚀停止层，从而有利于降低对所述伪栅氧化层的损伤，尤其是对所述鳍部顶部的伪栅氧化层的损伤，提高了所述周边区伪栅氧化层的质量，使所述伪栅氧化层均匀性较好，进而有利于改善半导体结构的电学性能和可靠性。可选方案中，所述刻蚀停止层的材料为Si，所述牺牲层的材料为SiGe、Ge和SiC中的一种或多种；SiGe、Ge和SiC材料容易去除，且在刻蚀所述牺牲层时，SiGe、Ge和SiC中任一种材料和Si的刻蚀选择比较高，因而在刻蚀所述牺牲层时，所述刻蚀停止层的损耗较小，从而提高了所述刻蚀停止层对伪栅氧化层的保护效果。可选方案中，所述衬底还包括核心区，所述伪栅结构还横跨所述核心区的鳍部，去除所述伪栅层时，所述伪栅氧化层的损伤较小，尤其是所述鳍部顶部的伪栅氧化层的损伤较小，因此有助于提高所述核心区伪栅氧化层的薄膜均匀性和完整性，在后续去除所述核心区的伪栅氧化层时，有利于提高刻蚀均匀性，从而降低对所述核心区鳍部顶部的损伤，相应有助于降低所述核心区侧墙下面的伪栅氧化层发生损失的概率，从而能够避免所述核心区的源漏掺杂区和栅电极层发生短接(bridge)的问题，进一步地提高了半导体结构的性能。附图说明图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；图4至图20是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图；图21是本专利技术半导体结构的一实施例的结构示意图。具体实施方式由
技术介绍
可知，半导体器件的电学性能和可靠性仍有待提高。现结合一种半导体结构的形成方法分析其电学性能和可靠性仍有待提高的原因。参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。参考图1，提供基底，所述基底包括衬底500、凸出于所述衬底500的鳍部510，所述衬底500包括周边区I和核心区II，所述基底上形成有伪栅结构541，所述伪栅结构541横跨所述鳍部510且覆盖所述鳍部510的部分顶部和部分侧壁，所述伪栅结构541包括伪栅氧化层512以及位于所述伪栅氧化层512上的伪栅层535，所述伪栅结构541的侧壁上形成有侧墙555。继续参考图1，形成所述侧墙555后，在所述周边区I和核心区II的伪栅结构541两侧的鳍部510内形成源漏掺杂区580。继续参考图1，形成所述源漏掺杂区580后，在所述伪栅结构541露出的衬底500上形成介质层572，所述介质层572露出所述伪栅层535的顶部。参考图2，去除所述周边区I的伪栅层535(如图1所示)，暴露出部分所述伪栅氧化层512表面并在所述介质层572内形成第一开口610；去除所述核心区II的伪栅层535(如图1所示)，暴露出部分所述伪栅氧化层512表面并在所述介质层572内形成第二开口620。参考图3，刻蚀去除所述第二开口620底部的伪栅氧化层512，暴露出部分所述核心区II的鳍部510表面。在去除所述伪栅层535(如图1所示)时，花费的时间较长，且需要进行过刻蚀处理以保证伪栅层535能被完全去除，但过刻蚀处理容易造成所述第一开口610和第二开口620底部的伪栅氧化层512的损失，尤其是所述鳍部510顶部的伪栅氧化层512的损伤，从而降低了所述周边区I伪栅氧化层512的厚度均一性和质量均一性，进而降低了周边器件的电学性能和可靠性。而且，过刻蚀处理还会降低核心区II伪栅氧化层512的厚度均一性和质量均一性，在去除所述核心区II的伪栅氧化层512时，刻蚀均匀性相应较差，因而提高了所述核心区II侧墙555下面的伪栅氧化层512发生损失的概率，从而可能引起所述核心区II的源漏掺杂区580和后续形成于所述第二开口620内的栅电极层发生短接的问题，降低了半导体结构的电学性能和可靠性。为了解决所述技术问题，本专利技术在周边区形成伪栅结构时，所述本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括周边区；/n形成横跨所述周边区鳍部的伪栅结构，所述伪栅结构覆盖所述周边区鳍部的部分顶部和部分侧壁，所述伪栅结构包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，所述伪栅层包括刻蚀停止层以及位于所述刻蚀停止层上的牺牲层；/n在所述伪栅结构露出的衬底上形成介质层，所述介质层露出所述伪栅结构的顶部；/n去除所述周边区的伪栅层，暴露出所述周边区伪栅氧化层的表面，并在所述介质层内形成第一开口；/n在所述第一开口内形成栅电极层，位于所述第一开口中的伪栅氧化层和栅电极层用于构成所述第一金属栅结构。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部，所述衬底包括周边区；
形成横跨所述周边区鳍部的伪栅结构，所述伪栅结构覆盖所述周边区鳍部的部分顶部和部分侧壁，所述伪栅结构包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层，所述伪栅层包括刻蚀停止层以及位于所述刻蚀停止层上的牺牲层；
在所述伪栅结构露出的衬底上形成介质层，所述介质层露出所述伪栅结构的顶部；
去除所述周边区的伪栅层，暴露出所述周边区伪栅氧化层的表面，并在所述介质层内形成第一开口；
在所述第一开口内形成栅电极层，位于所述第一开口中的伪栅氧化层和栅电极层用于构成所述第一金属栅结构。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述周边区伪栅结构的步骤包括：在所述周边区的鳍部表面形成伪栅氧化层；
形成保形覆盖所述周边区伪栅氧化层表面的刻蚀停止膜；
在所述刻蚀停止膜表面形成牺牲膜；
在所述牺牲膜上形成栅极掩膜层；
以所述栅极掩膜层为掩膜，依次刻蚀所述牺牲膜和刻蚀停止膜，露出所述伪栅氧化层，保留剩余的刻蚀停止膜作为所述刻蚀停止层，保留剩余的牺牲膜作为所述牺牲层，所述伪栅氧化层、刻蚀停止层和牺牲层用于构成所述伪栅结构。


3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构的步骤中，所述刻蚀停止层的厚度为3nm～10nm。


4.如权利要求2所述的半导体结构的形成方法，其特征在于，形成保形覆盖所述周边区伪栅氧化层的刻蚀停止膜的步骤中，形成所述刻蚀停止膜的工艺为原子层淀积工艺。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构的步骤中，所述牺牲层和刻蚀停止层的刻蚀选择比大于10:1。


6.如权利要求1或5所述的半导体结构的形成方法，其特征在于，形成所述伪栅结构的步骤中，所述刻蚀停止层的材料为Si，所述牺牲层的材料为SiGe、Ge和SiC中的一种或多种。


7.如权利要求1所述的半导体结构的形成方法，其特征在于，去除所述周边区的伪栅层的步骤包括：以所述刻蚀停止层顶部为停止位置，去除所述周边区的牺牲层，在所述介质层内形成第一开口；
去除所述周边区的牺牲层后，去除所述第一开口露出的刻蚀停止层，使所述第一开口暴露出所述伪栅氧化层。


8.如权利要求7所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为SiGe，去除所...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31