【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种半导体器件。本专利技术还涉及一种半导体器件的制造方法。
技术介绍
随着集成电路的发展，场效应尺寸越来越小，半导体制造中引入了应力技术来改变沟道中的晶格结构，从而提高沟道中的载流子的迁移率；从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。嵌入式锗硅(SiGe)外延层被广发应用以提高PMOS的的性能，嵌入式SiGe外延层通过在PMOS在源区或漏区嵌入SiGe外延层材料，能够向沟道区施加压应力，使得PMOS的性能得到显著的提升。一般应力越大，沟道载流子的迁移率提升越高。然而传统的工艺中，PMOS沟道并未处于SiGe的应力最大区域。同样，NMOS管也能通过嵌入式外延层来提高沟道载流子的迁移率。
技术实现思路
本专利技术所要解决的技术问题是提供一种半导体器件，源区或漏区中具有为沟道区提供应力的嵌入式外延层，能使沟道区位于嵌入式外延层的应力最大区，从而最大限度的提高沟道载流子的迁移率。为解决上述技术问题，本专利技术提供的种半导体器件包括：底部嵌入到半导体衬底中的嵌入...
【技术保护点】
1.一种半导体器件，其特征在于，包括：底部嵌入到半导体衬底中的嵌入式栅极结构；沟道区形成在所述嵌入式栅极结构的底部表面下方，被所述嵌入式栅极结构的底部表面覆盖的所述沟道区的表面用于形成沟道；源区和漏区形成在所述嵌入式栅极结构的两侧；所述源区或所述漏区中形成有嵌入式外延层，所述嵌入式外延层用于为沟道区提供应力，所述嵌入式外延层的应力最大位置位于所述半导体衬底表面之下，所述嵌入式栅极结构的底部表面和所述嵌入式外延层的应力最大位置相平，使所述沟道区受到最大应力并提高沟道载流子的迁移率。
【技术特征摘要】
1.一种半导体器件，其特征在于，包括：底部嵌入到半导体衬底中的嵌入式栅极结构；沟道区形成在所述嵌入式栅极结构的底部表面下方，被所述嵌入式栅极结构的底部表面覆盖的所述沟道区的表面用于形成沟道；源区和漏区形成在所述嵌入式栅极结构的两侧；所述源区或所述漏区中形成有嵌入式外延层，所述嵌入式外延层用于为沟道区提供应力，所述嵌入式外延层的应力最大位置位于所述半导体衬底表面之下，所述嵌入式栅极结构的底部表面和所述嵌入式外延层的应力最大位置相平，使所述沟道区受到最大应力并提高沟道载流子的迁移率。2.如权利要求1所述的半导体器件，其特征在于：所述半导体衬底为硅衬底。3.如权利要求2所述的半导体器件，其特征在于：所述嵌入式栅极结构包括依次叠加而成的栅极介质层和栅极导电材料层；所述嵌入式栅极结构分成嵌入到所述半导体衬底中的嵌入部分和位于所述半导体衬底表面之上的凸出部分；所述嵌入式栅极结构的嵌入部分由形成于第一凹槽的底部表面和侧面的所述栅极介质层以及填充在所述第一凹槽中的所述栅极导电材料层组成，由从所述第一凹槽中延伸到所述半导体衬底的表面之上的所述栅极介质层和所述栅极导电材料层形成所述嵌入式栅极结构的所述凸出部分。4.如权利要求3所述的半导体器件，其特征在于：所述嵌入式栅极结构的凸出部分的两侧形成有侧墙。5.如权利要求1所述的半导体器件，其特征在于：所述嵌入式外延层形成在第二凹槽中，所述第二凹槽的截面呈Σ形状，所述嵌入式外延层的应力最大位置位于所述第二凹槽的截面的Σ形状的尖角处。6.如权利要求5所述的半导体器件，其特征在于：所述半导体器件为PMOS管，所述嵌入式外延层的材料为SiGe。7.如权利要求3所述的半导体器件，其特征在于：所述第一凹槽的截面呈矩形。8.如权利要求3所述的半导体器件，其特征在于：所述栅极介质层的材料为氧化硅；或者所述栅极介质层的材料为氮氧化硅；或者，所述栅极介质层的材料包括高介电常数材料，高介电常数材料包括二氧化铪；所述栅极导电材料层的材料为多晶硅；或是，所述栅极导电材料层的材料为金属。9.一种半导体器件的制造方法，其特征在于，包括如下步骤：步骤一、提供半导体衬底，对嵌入式栅极结构的形成区域的所述半导体衬底进行刻蚀形成第一凹槽，所述第一凹槽的底部表面设置在后续形成的嵌入式外延层的应力最大位置之下；...
【专利技术属性】
技术研发人员：谭俊，黄秋铭，颜强，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海,31
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