超结功率器件及其制造方法技术

本公开涉及一种超结功率器件，包括：第一导电类型的衬底层；第一导电类型的外延层，设置于所述衬底层上；第二导电类型的多个第一体区和多个第二体区，所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中，所述第一体区为柱状体区；多个分段栅，周期排列设置在所述外延层上，每个所述分段栅包括第一栅部分和第二栅部分。

Super junction power device and its manufacturing method

【技术实现步骤摘要】
超结功率器件及其制造方法
本公开涉及半导体领域，具体地，涉及一种超结功率器件及其制造方法以及包括这种超结功率器件的电子设备。
技术介绍
传统功率器件(例如，VDMOS)为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，这带来的直接后果是导通电阻急剧增大。为了克服上述问题，超结功率器件(例如，超结MOSFET)越来越受到重视。超结MOSFET基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，很好地解决了导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结MOSFET采用多个柱状体区替代传统功率器件中低掺杂漂移层作为电压维持层，达到提高击穿电压并降低导通电阻的目的。当超结功率器件采用平面栅结构时，在栅漏之间和栅源之间都可能分别存在寄生的栅漏电容和栅源电容。因此目前超结功率器件存在制造成本较高和在高频应用下的开关损耗较大的问题。所以期望在不增加制造成本的基础上降低超结功率器件的特征电阻和寄生电容。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的超结功率器件及其制造方法以及包括这种功率器件的电子设备。根据本公开的一个方面，提供了一种超结功率器件，包括：第一导电类型的衬底层；第一导电类型的外延层，设置于所述衬底层上；二导电类型的多个第一体区和多个第二体区，所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中，所述第一体区为柱状体区；多个分段栅，周期排列设置在所述外延层上，每个所述分段栅包括第一栅部分和第二栅部分。其中，所述第一栅部分和所述第二栅部分之间的所述外延层内设置有第一导电类型的阱区。其中，所述第一体区的底部位于在所述外延层与所述衬底之间的界面上方。其中，所述第一体区的底部位延伸到所述外延层与所述衬底之间的界面。其中，所述分段栅的第一栅部分和第二栅部分的边缘在横向方向上分别延伸到相应所述第二体区的边缘之外。该超结功率器件还包括：多个第一导电类型的源区，分别设置在所述多个第二体区内；多个分段栅绝缘层，每个所述分段栅绝缘层包括第一栅绝缘层部分和第二栅绝缘层部分，所述第一栅绝缘层部分和所述第二栅绝缘层部分分别位于对应的所述第一栅部分和所述第二栅部分下方，且位于所述源区、所述第二体区和所述外延层上方，所述分段栅绝缘层和所述分段栅构成分段栅叠层结构。该超结功率器件还包括：层间绝缘层，位于所述外延层上方且覆盖所述分段栅叠层结构，所述层间绝缘层中形成有贯穿所述层间绝缘层的导电通孔；金属导电层，位于所述层间绝缘层上方且从所述导电通孔延伸到所述第二体区和所述源区并与所述第二体区和所述源区相连接以用作所述功率器件的源极。其中，所述分段栅包括多晶硅，所述第一导电类型为N型，所述第二导电类型为P型。根据本公开的另一个方面，提供了一种超结功率器件的制备方法，包括：在第一导电类型的衬底上形成第一导电类型的外延层；在所述外延层上形成硬掩模层，对硬掩模层进行刻蚀以形成开口；在所述外延层上的开口位置处进行刻蚀以形成深沟槽；对所述深沟槽进行外延回填和刻蚀，形成多个第二导电类型的第一体区，所述第一体区为柱状体区；对所述外延层进行栅氧化并进行多晶硅栅制作以形成由分段栅和分段栅绝缘层构成的分段栅叠层结构；在所述外延层内形成第一导电类型的阱区；在所述外延层内形成第二体区并在所述第二体区内形成源区；对所述第二体区和源区用金属层连接，形成源极；对所述衬底底部进行背面减薄和背面金属层制作，形成漏极。根据本公开的另一个方面，提供了一种电子设备，包括至少部分地由如上所述的超结功率器件形成的集成电路。由此，本公开的功率器件采用分段栅的结构实现平面栅超结功率器件，使得寄生的栅源电容和栅漏电容大幅减少。同时由于存在自对准注入的第一导电类型阱区，超结功率器件的导通电阻可以进一步降低。此外，本公开的超结功率器件的制备方法与目前主要超结工艺平台都兼容，减少了光刻次数，降低了工艺成本，易于实现。附图说明当结合以下附图考虑时，通过参考详细描述和权利要求可以得到对主题的更完整的理解，其中相同的附图标记在所有附图中指代相似的元件。图1-9是示出了制造根据本公开的一个实施例的超结功率器件的过程的各阶段的横截面图；图10是示出了根据本公开的另一个实施例的超结功率器件的横截面图；图11是示出了制造根据本公开的实施例的超结功率器件的流程图。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开实施例的功率器件(例如，超结功率器件)可以包括形成在衬底上的半导体源区、半导体漏区、栅极以及体区结构。其中，在衬底上外延有外延层，衬底材料可以为硅，衬底与外延层的导电类型均可以为第一导电类型，例如N型。在外延层上可以形成有平面栅结构，该平面栅结构可以包括分段栅叠层结构，分段栅叠层结构可以包括分段栅和分段栅绝缘层。分段栅绝缘层位于分段栅的底表面与外延层的上表面之间。分段栅包括在横向方向上彼此分离的第一栅部分和第二栅部分，分段栅绝缘层包括在横向方向上彼此分离的第一栅绝缘层部分和第二绝缘层部分。第一栅部分和第一栅绝缘层部分对应设置在外延层上的相同位置处，类似地，第二栅部分和第二栅绝缘层部分对应设置在外延层上的相同位置处。所述第一栅部分和所述第二栅部分之间的所述外延层内设置有第一导电类型的阱区。分段栅例如可以是多晶硅栅。分段栅绝缘层可以由二氧化硅或高K电介质材料制成。在外延层中可以形成体区结构，该体区结构可以包括多个第一体区和多个第二体区。所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中。所述第一体区为柱状体区。每个第一体区位于每个第二体区下方且第一体区的顶部与第二体区的底部接触。在多个第二体区内分别设置有多个第一导电类型的源区。衬底底部可以进行减薄以用作漏区。该功率器件还可以包括位于衬底底部背面的导电金属层，所述导电金属层形成在减薄后的衬底的背面上以用作漏极。在第二体区和源区的上方还可以形成有导电金属层，该导电金属层与第二体区和源区接触以用作源极。本公开可以各种形式呈现，以下将描述其中一些示例。图1示出了制造根据本公开的实施例的超结功率器件所需的准备衬底和外延层结构。如图1所示，具体地，提供常规的晶片作为半导体衬底2，半导体衬底2的材料可以例如为Si。在半导体衬底2上进行外延以形成外延层3，外延层3具有与衬底相同的导电类型，即，第一导电类型(例如，N型)。由此形成了制造根据本公开的实施例的本文档来自技高网...

【技术保护点】
1.一种超结功率器件，包括：第一导电类型的衬底层；第一导电类型的外延层，设置于所述衬底层上；第二导电类型的多个第一体区和多个第二体区，所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中，所述第一体区为柱状体区；多个分段栅，周期排列设置在所述外延层上，每个所述分段栅包括第一栅部分和第二栅部分。

【技术特征摘要】
1.一种超结功率器件，包括：第一导电类型的衬底层；第一导电类型的外延层，设置于所述衬底层上；第二导电类型的多个第一体区和多个第二体区，所述多个第一体区和所述多个第二体区周期排列设置在所述外延层中，所述第一体区为柱状体区；多个分段栅，周期排列设置在所述外延层上，每个所述分段栅包括第一栅部分和第二栅部分。2.如权利要求1所述的超结功率器件，其中，所述第一栅部分和所述第二栅部分之间的所述外延层内设置有第一导电类型的阱区。3.如权利要求1所述的超结功率器件，其中，所述第一体区的底部位于在所述外延层与所述衬底之间的界面上方。4.如权利要求1所述的超结功率器件，其中，所述第一体区的底部位延伸到所述外延层与所述衬底之间的界面。5.如权利要求1所述的超结功率器件，其中，所述分段栅的第一栅部分和第二栅部分的边缘在横向方向上分别延伸到相应所述第二体区的边缘之外。6.如权利要求1所述的超结功率器件，还包括：多个第一导电类型的源区，分别设置在所述多个第二体区内；多个分段栅绝缘层，每个所述分段栅绝缘层包括第一栅绝缘层部分和第二栅绝缘层部分，所述第一栅绝缘层部分和所述第二栅绝缘层部分分别位于对应的所述第一栅部分和所述第二栅部分下方，且位于所述源区、所述第二体区和所述外延层上方，所述分段栅绝缘层和...

【专利技术属性】
技术研发人员：杨东林，陈文高，刘侠，
申请(专利权)人：上海昱率科技有限公司，
类型：发明
国别省市：上海,31