半导体存储装置及其制造方法制造方法及图纸

实施方式提供一种能够减少配线所产生的不良情况的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：第1导电层(15)；多个第2导电层，积层于第1导电层(15)上，且在X方向延伸；第3导电层(17)，设置于第1导电层(15)与第2导电层之间；存储器支柱，在积层第2导电层的Z方向，在多个第2导电层内延伸；狭缝(ST)，在第1方向及第2方向延伸，将第2导电层分离；及多个狭缝(STC1)，与狭缝(ST)的端部隔开距离而设置，且在与第1方向正交的第3方向及第2方向延伸。狭缝(STC1)隔着狭缝(ST)的延长线而配置。第1导电层(15)与狭缝(ST)的延长线和狭缝(STC1)的延长线交叉的交叉区域在第2方向重叠，第3导电层(17)不与交叉区域在第2方向重叠。

Semiconductor Storage Device and Its Manufacturing Method

【技术实现步骤摘要】
半导体存储装置及其制造方法[相关申请]本申请享受以日本专利申请2018-52439号(申请日：2018年3月20日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
实施方式涉及一种半导体存储装置及其制造方法。
技术介绍
作为半导体存储装置，已知有存储单元三维排列而成的NAND(与非)型闪速存储器。
技术实现思路
实施方式提供一种能够减少配线中产生的不良情况的半导体存储装置及其制造方法。实施方式的半导体存储装置具备：第1导电层；多个第2导电层，积层于所述第1导电层上，且在第1方向上延伸；第3导电层，设置于所述第1导电层与所述第2导电层之间；存储器支柱，在积层所述多个第2导电层的第2方向上，在所述多个第2导电层内延伸；第1绝缘层，在所述第1方向及所述第2方向延伸，将所述多个第2导电层分离；及多个第2绝缘层，与所述第1绝缘层的端部隔开距离而设置，在与所述第1方向正交的第3方向及所述第2方向延伸。所述多个第2绝缘层隔着所述第1绝缘层的延长线而配置，所述第1导电层与所述第1绝缘层的延长线和所述第2绝缘层的延长线交叉的交叉区域在所述第2方向重叠，所述第3导电层不与所述交叉区域在所述第2方向重叠。附图说明图1是表示第1实施方式的半导体存储装置的构成的俯视图。图2是沿图1中的A-A'线的剖视图。图3是沿图1中的B-B'线的剖视图。图4是第1实施方式中的存储器支柱的沿Y方向的剖视图。图5是表示第1实施方式的半导体存储装置中的狭缝的制造方法的流程图。图6(a)、(b)是表示第1实施方式中的狭缝的包含交叉区域的第1区域的制造方法的图。图7是表示第1实施方式中的狭缝的第1区域的制造方法的图。图8是表示第1实施方式中的狭缝的第1区域的制造方法的图。图9是表示第1实施方式中的狭缝的第1区域的制造方法的图。图10是表示第1实施方式中的狭缝的第1区域的制造方法的图。图11是表示第1实施方式中的狭缝的第1区域的制造方法的图。图12是表示第1实施方式中的狭缝的第1区域的制造方法的图。图13是表示第1实施方式中的狭缝的第1区域的制造方法的图。图14是表示第1实施方式中的狭缝的第1区域的制造方法的图。图15是表示第1实施方式中的狭缝的第1区域的制造方法的图。图16是表示第1实施方式中的狭缝的第1区域的制造方法的图。图17是表示第1实施方式中的狭缝的第1区域的制造方法的图。图18是表示第1实施方式中的狭缝的第1区域的制造方法的图。图19是表示第1实施方式中的狭缝的第1区域的制造方法的图。图20是表示第1实施方式中的狭缝的第1区域的制造方法的图。图21是表示第1实施方式中的狭缝的第1区域的制造方法的图。图22是表示第1实施方式中的狭缝的第1区域的制造方法的图。图23(a)、(b)是表示第1实施方式的变化例中的狭缝的第1区域的制造方法的图。图24是表示第2实施方式的半导体存储装置的构成的俯视图。图25(a)、(b)是表示第2实施方式中的狭缝的第1区域的狭缝形成前后的构成的图。具体实施方式以下，参照附图对实施方式进行说明。在以下的说明中，对具有同一功能及构成的构成要素标附同一符号。而且，各实施方式例示用以使该实施方式的技术思想具体化的装置或方法。1.第1实施方式对第1实施方式的半导体存储装置进行说明。此处，作为半导体存储装置，列举在半导体基板的上方积层着存储单元晶体管(以下，也记作存储单元)的三维积层型的NAND型闪速存储器。1.1半导体存储装置的构成图1是表示第1实施方式的半导体存储装置的构成的俯视图。图2是沿图1中的A-A'线的剖视图。图3是沿图1中的B-B'线的剖视图。在图1中，将相互正交且与半导体基板面平行的2个方向设为X方向及Y方向，将相对于这些X方向及Y方向(XY面)正交的方向设为Z方向。另外，图1中，省略位线。如图1所示，半导体存储装置具有存储单元阵列区域100、引出区域200、及接点区域300。存储单元阵列区域100包含多个存储块101。多个存储块101分别在X方向上延伸，且排列于Y方向。多个存储块101各自具有相同的构成。存储块101具有多个存储器支柱MP。多个存储器支柱MP呈矩阵状、即在X方向及Y方向上排列。存储器支柱MP的数量任意。如图2及图3所示，存储器支柱MP经由接点CP1及通孔V1而与导电层40连接。导电层40作为位线BL发挥功能。在多个存储块101之间，设置着在X方向上延伸的狭缝(分离层)ST。利用狭缝ST将各存储块101间分离。狭缝ST的数量任意。引出区域200具有与下述字线连接的多个接点CP2。接点CP2在X方向上排列。如图2所示，接点CP2与通孔V2连接。在引出区域200的芯片端侧(或存储单元阵列区域100的相反侧)，设置着在Y方向上延伸的狭缝(分离层)STC1、STC2，该Y方向相对于狭缝ST延伸的X方向正交。利用狭缝STC1将各存储块101内的源极侧选择栅极线分离。狭缝STC1以不与狭缝ST交叉的方式，隔着狭缝ST的延长线而设置。也就是，狭缝STC1未设置于狭缝ST的延长线上，隔着狭缝ST的延长线而间断地设置。而且，狭缝STC2与狭缝STC1隔开距离且与狭缝STC1平行地配置。狭缝STC2具有缓和设置于引出区域200、存储单元阵列区域100、及接点区域300的层间绝缘层(例如氧化硅层)的应力的作用。接点区域300具有与下述周边电路连接的多个贯通接点CP3。如图2所示，贯通接点CP3经由接点CP4而与通孔V3连接。如图2及图3所示，在半导体基板、例如硅基板10上，设置周边电路区域400及存储器电路区域500。周边电路区域400具有控制针对存储单元的资料的写入、读出、及抹除的周边电路。周边电路具有包含n通道型MOS晶体管(以下nMOS晶体管)及p通道型MOS晶体管(以下pMOS晶体管)的CMOS电路11。在存储器电路区域500设置着所述多个存储器支柱MP、多个字线WL0～WL3、源极线SL、及位线BL。以下，在记作字线WL的情况下，表示字线WL0～WL3的各者。另外，此处，表示字线的数量为4根的情况，但字线的数量任意。另外，此处，作为一例，表示在周边电路区域400上设置着存储器电路区域500的构成，但并不限定于此。也可以是在存储器电路区域500上设置着周边电路区域400的构成，而且，还可设为周边电路区域400与存储器电路区域500水平排列的构成。以下，参照图2，对半导体存储装置的沿A-A'线的剖面结构进行说明。在硅基板10上，设置例如包含nMOS晶体管及pMOS晶体管的CMOS电路11、及通孔V4。通孔V4与nMOS晶体管及pMOS晶体管的源极、漏极、或栅极连接。在通孔V4上设置导电层(例如配线或垫)12。在导电层12上设置通孔V5。在通孔V5上设置导电层(例如配线或垫)13。在硅基板10上的CMOS电路11、导电层12、13、及通孔V4、V5的周围设置绝缘层14。在绝缘层14上设置导电层15。导电层15作为源极线SL发挥功能。在导电层15上设置绝缘层16。在绝缘层16上设置导电层17。在导电层17上交替地积层着多个绝缘层18及多个导电层19～24。导电层17、19～24在X方向上延伸。导电层17、19作为源极侧选择栅极线SGS发挥功能。导电层20～23分别作为多个字线WL0～W本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于具备：第1导电层；多个第2导电层，积层于所述第1导电层上，且在第1方向延伸；第3导电层，设置于所述第1导电层与所述第2导电层之间；存储器支柱，在积层所述多个第2导电层的第2方向，在所述多个第2导电层内延伸；第1绝缘层，在所述第1方向及所述第2方向延伸，将所述多个第2导电层分离；及多个第2绝缘层，与所述第1绝缘层的端部隔开距离而设置，且在与所述第1方向正交的第3方向及所述第2方向延伸，且所述多个第2绝缘层隔着所述第1绝缘层的延长线而配置，所述第1导电层与所述第1绝缘层的延长线和所述第2绝缘层的延长线交叉的交叉区域在所述第2方向重叠，所述第3导电层不与所述交叉区域在所述第2方向重叠。

【技术特征摘要】
2018.03.20 JP 2018-0524391.一种半导体存储装置，其特征在于具备：第1导电层；多个第2导电层，积层于所述第1导电层上，且在第1方向延伸；第3导电层，设置于所述第1导电层与所述第2导电层之间；存储器支柱，在积层所述多个第2导电层的第2方向，在所述多个第2导电层内延伸；第1绝缘层，在所述第1方向及所述第2方向延伸，将所述多个第2导电层分离；及多个第2绝缘层，与所述第1绝缘层的端部隔开距离而设置，且在与所述第1方向正交的第3方向及所述第2方向延伸，且所述多个第2绝缘层隔着所述第1绝缘层的延长线而配置，所述第1导电层与所述第1绝缘层的延长线和所述第2绝缘层的延长线交叉的交叉区域在所述第2方向重叠，所述第3导电层不与所述交叉区域在所述第2方向重叠。2.根据权利要求1所述的半导体存储装置，其特征在于所述第3导电层具有开口部，所述开口部与所述交叉区域在所述第2方向重叠。3.根据权利要求2所述的半导体存储装置，其特征在于所述第1导电层与所述开口部在所述第2方向重叠。4.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于还具备交替地积层于所述第1导电层上的第3绝缘层及第4导电层。5.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于所述第3导电层设置于所述第1绝缘层的延长线上相比所述交叉区域更靠所述第1绝缘层侧。6.根据权利要求1至3中任一项所述的半导体存储装置，其特征在于所述存储器支柱具有栅极绝缘层、半导体层、及电荷蓄积层，且所述第2导电层与所述栅极绝缘层、所述半导体层、及所述电荷蓄积层构成存储单元。7.一种半导体存储装置，其特征在于具备：第1导电层；多个第2导电层，积层于所述第1导电层上，且在第1方向延伸；第3导电层，设置于所述第1导电层与所述第2导电层之间；存储器支柱，在积层所述多个第2导电层的第2方向，在所述多个第2导电层内延伸；及第1绝...

【专利技术属性】
技术研发人员：野田耕生，村田威史，野田光彦，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP