一种流水式数字射频存储器模块制造技术

本发明专利技术提供了一种流水式数字射频存储器模块，其延迟控制逻辑单元根据设置的延迟时间参数，生成从SDRAM写数据FIFO写入到DDR3SDRAM的地址，以及从DDR3SDRAM读出到SDRAM读数据FIFO的地址，这两个地址的差值＝延迟时间÷DDR3SDRAM读写时钟周期；并控制SDRAM控制IP核分时间片读取SDRAM写数据FIFO的数据与写入SDRAM读取数据FIFO的数据；当SDRAM写数据FIFO的“写满标记”置位时，将时间片分配给读取SDRAM写数据FIFO数据的工作；当SDRAM读数据FIFO的“读空标记”置位时，将时间片分配给写入SDRAM读数据FIFO数据的工作。

A Pipeline Digital Radio Frequency Memory Module

【技术实现步骤摘要】
一种流水式数字射频存储器模块
本专利技术涉及雷达回波信号发生设备领域，可以用于宽带雷达回波信号发生设备，针对多部同时开机的雷达产生相同的延迟可调的回波信号。
技术介绍
数字射频存储器DRFM是现代电子对抗系统中有源雷达干扰机的主要组成部分，用于将接收到的雷达信号精确地复制后再转发给雷达系统，以此产生虚拟的目标回波。DRFM技术能够精确地复制雷达信号，已经广泛应用于各种雷达回波信号发生设备。随着雷达回波信号发生设备的储频带宽不断地增加，储频带宽内存在多部同时开机雷达的概率也随之增加，在有些应用中，需要对存在于储频带宽内的所有雷达信号进行数字射频存储。传统的DRFM是以对雷达脉冲包络的检波结果作为对雷达脉冲信号的存储时刻，而后在释放时刻到达时将存储的雷达脉冲信号释放出去，这种做法在控制上较为简洁，但是如果储频带宽内存在不止一部雷达信号时，就会出现脉冲重复周期PRI各不相同的雷达信号在时间上发生重叠的问题，导致雷达脉冲释放时刻的计算错误。
技术实现思路
针对传统的DRFM难以实现对多部同时存在雷达进行射频存储的问题，本专利技术设计的一种流水式的DRFM模块，实现对多部同时存在雷达信号的射频存储。为了解决以上问题，本专利技术采用了如下技术方案：一种流水式数字射频存储器模块，其特征是，包括现场可编程门阵列FPGA、第三代双倍速率同步动态随机存储器DDRSDRAM，所述的FPGA包括流水式DRFM控制单元，用DDR3SDRAM颗粒阵列作为DRFM模块的存储器，实现数字射频信号的存储和延迟输出，最大延迟时间取决于DDR3SDRAM颗粒阵列的总存储容量。用FPGA来实现DRFM模块的驱动控制器。所述的流水式DRFM控制单元包括延迟控制逻辑单元、SDRAM写数据FIFO、SDRAM读数据FIFO和SDRAM控制IP核(IntellectualPropertycore)；数字射频输入信号连续写入到SDRAM写数据FIFO中；数字射频输出信号连续从SDRAM写数据FIFO中读出；延迟控制逻辑单元根据设置的延迟时间参数，生成从SDRAM写数据FIFO写入到DDR3SDRAM的地址，以及从DDR3SDRAM读出到SDRAM读数据FIFO的地址，这两个地址的差值＝延迟时间÷DDR3SDRAM读写时钟周期；延迟控制逻辑单元控制SDRAM控制IP核分时间片读取SDRAM写数据FIFO的数据与写入SDRAM读取数据FIFO的数据；延迟控制逻辑单元通过检测FIFO的“读空标记”和“写满标记”，来保证SDRAM写数据FIFO中不能写满数据，并保证SDRAM读取数据FIFO中不能读空数据；当SDRAM写数据FIFO的“写满标记”置位时，延迟控制逻辑单元将时间片分配给读取SDRAM写数据FIFO数据的工作；当SDRAM读数据FIFO的“读空标记”置位时，延迟控制逻辑单元将时间片分配给写入SDRAM读数据FIFO数据的工作；因为“SDRAM写数据FIFO”中不会被写满数据，所以数字射频输入信号连续写入到DDR3SDRAM中，又因为“SDRAM读数据FIFO”中不会被读空数据，所以数字射频输出信号是连续从DDR3SDRAM中读出的，结果数字射频输出信号相当于是对数字射频输入信号的完美复制，无论输入信号中包含多少部同时存在雷达的信号，都能被一起做延迟时间可控的延迟输出。延迟控制逻辑单元对SDRAM控制IP核的控制流程：ADDR_W为SDRAM写数据FIFO向SDRAM控制IP核写入数据的地址，ADDR_R为SDRAM读数据FIFO从SDRAM控制IP核读取数据的地址，ADDR_S为延迟时间对应的SDRAM地址差值：ADDR_S＝延迟时间÷2÷FPGA时钟周期；当ADDR_W-ADDR_R＞ADDR_S，则设置SDRAM数据操作为读操作，否则设置为写操作。延迟控制逻辑单元对SDRAM写数据FIFO的控制流程：当读/写SDRAM数据状态标记为写有效时，读取“写SDRAM数据FIFO”中的数据，并将数据写入“SDRAM控制IP”中；当读/写SDRAM数据状态标记为读有效时，如果“写SDRAM数据FIFO”写满标记置位，为了保证输入数据的连续性，将切换读/写SDRAM数据状态标记为写有效，并立即读取“写SDRAM数据FIFO”中的数据，并写入“SDRAM控制IP”中。延迟控制逻辑单元对SDRAM读数据FIFO的控制流程：当读/写SDRAM数据状态标记为读有效时，读取SDRAM控制IP中的数据，并将数据写入读SDRAM数据FIFO中；当读/写SDRAM数据状态标记为写有效时，如果读SDRAM数据FIFO空，为了保证输出数据的连续性，将切换读/写SDRAM数据状态标记为读有效，并立即读取“SDRAM控制IP核”中的数据，并将数据写入读SDRAM数据FIFO中。本专利技术与最接近的现有技术相比，具有以下有益效果：本专利技术使用流水式思路设计DRFM模块，不以雷达脉冲包络的检波结果作为雷达脉冲释放时刻的计算依据，而是对所有接收到的信号做统一的时间延迟并释放，从而满足了对储频带宽内的所有雷达信号进行数字射频存储的需求。附图说明图1是本专利技术流水式数字射频存储器原理框图。图2延迟控制逻辑单元对SDRAM控制IP核的控制流程。图3延迟控制逻辑单元对SDRAM写数据FIFO的控制流程。图4延迟控制逻辑单元对SDRAM读数据FIFO的控制流程。具体实施方式：下面对本专利技术作进一步详细的描述。如图1所示，本专利技术提供了一种流水式数字射频存储器模块，包括现场可编程门阵列FPGA、第三代双倍速率同步动态随机存储器DDRSDRAM，所述的FPGA包括流水式DRFM控制单元，所述的流水式DRFM控制单元包括延迟控制逻辑单元、SDRAM写数据FIFO、SDRAM读数据FIFO和SDRAM控制IP核。数字射频输入信号连续写入到SDRAM写数据FIFO中。数字射频输出信号连续从SDRAM写数据FIFO中读出。延迟控制逻辑单元根据设置的延迟时间参数，生成从SDRAM写数据FIFO写入到DDR3SDRAM的地址，以及从DDR3SDRAM读出到SDRAM读数据FIFO的地址，这两个地址的差值＝延迟时间÷DDR3SDRAM读写时钟周期。延迟控制逻辑单元控制SDRAM控制IP核分时间片读取SDRAM写数据FIFO的数据与写入SDRAM读取数据FIFO的数据。延迟控制逻辑单元通过检测FIFO的“读空标记”和“写满标记”，来保证SDRAM写数据FIFO中不能写满数据，并保证SDRAM读取数据FIFO中不能读空数据；当SDRAM写数据FIFO的“写满标记”置位时，延迟控制逻辑单元将时间片分配给读取SDRAM写数据FIFO数据的工作；当SDRAM读数据FIFO的“读空标记”置位时，延迟控制逻辑单元将时间片分配给写入SDRAM读数据FIFO数据的工作。延迟控制逻辑单元对SDRAM控制IP核的控制流程如图2所示，ADDR_W为SDRAM写数据FIFO向SDRAM控制IP核写入数据的地址，ADDR_R为SDRAM读数据FIFO从SDRAM控制IP核读取数据的地址，ADDR_S为延迟时间对应的SDRAM地址差值：ADDR_S＝延迟时间÷2÷FPGA时钟周期；当ADDR_W-ADDR_R＞ADDR_S，则设置SDRAM数据操作为读操本文档来自技高网...

【技术保护点】
1.一种流水式数字射频存储器模块，其特征是，包括现场可编程门阵列FPGA、第三代双倍速率同步动态随机存储器DDR SDRAM，所述的FPGA包括流水式DRFM控制单元，所述的流水式DRFM控制单元包括延迟控制逻辑单元、SDRAM写数据FIFO、SDRAM读数据FIFO和SDRAM控制IP核；数字射频输入信号连续写入到SDRAM写数据FIFO中；数字射频输出信号连续从SDRAM写数据FIFO中读出；延迟控制逻辑单元根据设置的延迟时间参数，生成从SDRAM写数据FIFO写入到DDR3 SDRAM的地址，以及从DDR3 SDRAM读出到SDRAM读数据FIFO的地址，这两个地址的差值＝延迟时间÷DDR3 SDRAM读写时钟周期；延迟控制逻辑单元控制SDRAM控制IP核分时间片读取SDRAM写数据FIFO的数据与写入SDRAM读取数据FIFO的数据；延迟控制逻辑单元通过检测FIFO的“读空标记”和“写满标记”，来保证SDRAM写数据FIFO中不能写满数据，并保证SDRAM读取数据FIFO中不能读空数据；当SDRAM写数据FIFO的“写满标记”置位时，延迟控制逻辑单元将时间片分配给读取SDRAM写数据FIFO数据的工作；当SDRAM读数据FIFO的“读空标记”置位时，延迟控制逻辑单元将时间片分配给写入SDRAM读数据FIFO数据的工作。...

【技术特征摘要】
1.一种流水式数字射频存储器模块，其特征是，包括现场可编程门阵列FPGA、第三代双倍速率同步动态随机存储器DDRSDRAM，所述的FPGA包括流水式DRFM控制单元，所述的流水式DRFM控制单元包括延迟控制逻辑单元、SDRAM写数据FIFO、SDRAM读数据FIFO和SDRAM控制IP核；数字射频输入信号连续写入到SDRAM写数据FIFO中；数字射频输出信号连续从SDRAM写数据FIFO中读出；延迟控制逻辑单元根据设置的延迟时间参数，生成从SDRAM写数据FIFO写入到DDR3SDRAM的地址，以及从DDR3SDRAM读出到SDRAM读数据FIFO的地址，这两个地址的差值＝延迟时间÷DDR3SDRAM读写时钟周期；延迟控制逻辑单元控制SDRAM控制IP核分时间片读取SDRAM写数据FIFO的数据与写入SDRAM读取数据FIFO的数据；延迟控制逻辑单元通过检测FIFO的“读空标记”和“写满标记”，来保证SDRAM写数据FIFO中不能写满数据，并保证SDRAM读取数据FIFO中不能读空数据；当SDRAM写数据FIFO的“写满标记”置位时，延迟控制逻辑单元将时间片分配给读取SDRAM写数据FIFO数据的工作；当SDRAM读数据FIFO的“读空标记”置位时，延迟控制逻辑单元将时间片分配给写入SDRAM读数据FIFO数据的工作。2.根据权利要求1所述的一种流水式数字射频存储器模块，其特征是，延迟控制逻辑单元对SDRAM控制IP核...

【专利技术属性】
技术研发人员：沙文祥，胥嘉佳，
申请(专利权)人：南京国睿安泰信科技股份有限公司，
类型：发明
国别省市：江苏,32