由层叠的两个串联连接的芯片形成的集成电路制造技术

本发明专利技术涉及一种集成电路(100)，包括：第一芯片(30)，包括高压耗尽型晶体管；以及第二芯片(40)，包括增强型器件，第一芯片(30)和第二芯片(40)在其正面分别包括第一和第二栅接触盘(31、41)、第一和第二源接触盘(32、42)以及第一和第二漏接触盘(33、43)。集成电路(100)特别值得注意的是：第一芯片(30)和第二芯片(40)通过它们各自的正面(34、44)相互接合并形成层叠体(50)，第一芯片(30)的面积大于第二芯片(40)的面积，使得第一芯片(30)的正面(34)的外围部分未被第二芯片(40)掩盖；第一芯片(30)包括至少一个放置在其正面(34)上的附加接触盘(331)，其与高压耗尽型晶体管电绝缘并且与第二栅接触盘(41)接触；第一栅接触盘(31)与第二源接触盘(42)接触和/或第一源接触盘(32)与第二漏接触盘(43)接触；并且第一栅接触盘(31)和附加接触盘(331)至少部分地延伸到第一芯片(30)的外围部分中。

An integrated circuit formed by two stacked chips connected in series

【技术实现步骤摘要】
【国外来华专利技术】由层叠的两个串联连接的芯片形成的集成电路
本专利技术涉及一种包括层叠芯片的集成电路，所述芯片包括芯片上的增强型晶体管，包括高压耗尽型晶体管，两个芯片串联连接。
技术介绍
由III-N半导体材料制成的HEMT晶体管(高电子迁移率晶体管)通常“常开”，即它们具有负阈值电压并且可以以0V的栅极电压传导电流。具有负阈值电压的这些组件被称为耗尽型(或“D型”)组件。电力电子应用优选具有所谓的“常关”组件，即具有正阈值电压，因此当栅极电压为0V时它不能传导电流。这些组件一般称为增强型(“E型”)组件。在III-N半导体材料上制造高压E型组件是复杂的。简单的高压E型组件的替代方案是将高压D型组件与E型(例如低压组件)组合。有利地，高压晶体管是由III-N半导体材料制成的HEMT晶体管，而低压晶体管是由硅制成的MOSFET(金属氧化物半导体场效应晶体管)。例如，如图1所示，分别包括D型HEMT和MOSFET组件的芯片1、2可以联接以形成共源共栅型集成电路3：E型MOSFET芯片2的漏极2a和源极2b分别连接到HEMTD型芯片1的源极1b和栅极1c；该电连接通常通过引线接合5设置在包括两个电子芯片1、本文档来自技高网...

【技术保护点】
1.一种集成电路(100)，该集成电路(100)包括：包括高压耗尽型晶体管的第一芯片(30)；以及包括增强型器件的第二芯片(40)，所述第一芯片(30)在正面上具有第一栅接触盘(31)、第一源接触盘(32)和第一漏接触盘(33)，并且所述第二芯片(40)包括第二栅接触盘(41)、第二源接触盘(42)和第二漏接触盘(43)；所述集成电路(100)的特征在于：·所述第一芯片(30)和所述第二芯片(40)在它们各自的正面(34、44)彼此接合并形成层叠体(50)，所述第一芯片(30)的正面(34)的表面大于所述第二芯片(40)的表面，使得所述第一芯片(30)的正面(34)的外围部分不被所述第二芯片(...

【技术特征摘要】
【国外来华专利技术】2016.11.23 FR 16613791.一种集成电路(100)，该集成电路(100)包括：包括高压耗尽型晶体管的第一芯片(30)；以及包括增强型器件的第二芯片(40)，所述第一芯片(30)在正面上具有第一栅接触盘(31)、第一源接触盘(32)和第一漏接触盘(33)，并且所述第二芯片(40)包括第二栅接触盘(41)、第二源接触盘(42)和第二漏接触盘(43)；所述集成电路(100)的特征在于：·所述第一芯片(30)和所述第二芯片(40)在它们各自的正面(34、44)彼此接合并形成层叠体(50)，所述第一芯片(30)的正面(34)的表面大于所述第二芯片(40)的表面，使得所述第一芯片(30)的正面(34)的外围部分不被所述第二芯片(40)掩盖，·所述第一芯片(30)包括至少一个放置在其正面(34)上的附加接触盘(331)，该附加接触盘(331)与所述高压耗尽型晶体管电绝缘，并且与所述第二栅接触盘(41)接触，·所述第一栅接触盘(31)与所述第二源接触盘(42)接触且/或所述第一源接触盘(32)与所述第二漏接触盘(43)接触，·所述第一栅接触盘(31)和所述附加接触盘(331)至少部分地延伸到所述第一芯片(30)的所述外围部分中。2.根据前述权利要求所述的集成电路(100)，该集成电路(100)包括壳体(10)，该壳体(10)具有至少三个电端子，栅极端子(11)、源极端子(12)和漏极端子(13)，并且其中，层叠体(50)被布置为，所述第一芯片(30)的背面(35)位于所述壳体(10)的连接到所述源极端子(12)的结构板(14)上。3.根据前述权利要求所述的集成电路(100)，其中，与所述第二源接触盘(42)接触的所述第一栅接触盘(31)在所述第一芯片(30)的所述晶体管的有源区上延伸，并且在所述第一芯片(30)与所述第二芯片(40)之间形成主装配表面。4.根据前述权利要求所述的集成电路(100)，其中，所述第二芯片(40)的背面(45)上的所述第二漏接触盘(43)通过电连接夹(20)连接到位于所述外围部分中的所述第一源接触盘(32)。5.根据权利要求2所述的集成电路(100)，其中，与所述第二漏接触盘(43)接触的所述第一源接触盘(32)在所述第一芯片(30)的所述晶体管的有源区上延伸，并在所述第一芯片(30)与所述第二芯片(40)之间形成主装配表面。6.根据前述权利要求所述的集成电路(100)，其中，所述第二芯片(40)的背面(45)上的所述第二源接触盘(42)通过电连接夹(20)连接到所述第一栅接触盘(31)。7.根据权利要求5所述的集成电路(100)，其中，所述第二芯片(40)的正面(44)上的所述第二源接触盘(42)与所述第一栅接触盘(31)接触。8.根据权利要求4、6和7中的一项所述的集成电路(100)，其中，所述附加接触盘(331)、所述第一栅接触盘(31)和所述第一漏接触盘(33)分别连接到所述栅极端子(11)、所述源极端子(12)和所述漏极端子(13)。9.根据前述权利要求所述的集成电路(100)，其中，至少所述第一栅接触盘(31)与所述源极端子(12)之间的连接，以及所述第一漏接触盘(33)与所述漏极端子(13)之间的连接是通过电连接夹(20)提供的。10.根据前述权利要求所...

【专利技术属性】
技术研发人员：D·洛维尔德，L·古洛特，法布里斯·勒泰特，
申请(专利权)人：埃克斯甘公司，
类型：发明
国别省市：法国,FR