接触结构制造技术

本发明专利技术实施例公开一种接触结构和半导体器件以及其形成方法。所述接触结构包含第一金属层和第二金属层。所述第一金属层设置在第一介电层中。所述第二金属层设置在第二介电层中并延伸到所述第一介电层中以电连接所述第一金属层，其中所述第一金属层和所述第二金属层包含不同金属。

Contact structure

【技术实现步骤摘要】
接触结构
本专利技术实施例涉及一种接触结构。
技术介绍
半导体集成电路(IC)产业已经历指数成长。IC材料以及设计的技术进展已生产数代IC，其中每一代具有比前一代小且更复杂的电路。在IC演进过程中，功能密度(即，每芯片区域互连器件的数目)一般会增加，而几何尺寸(即，可使用制造工艺产生的最小组件(或线))会减小。此按比例缩小工艺通常通过增加生产效率和降低相关联成本来提供效益。这类按比例缩小也增加了接触电阻(例如栅极接触电阻、源极接触电阻与漏极接触电阻)的变化。尽管现有场效晶体管以及形成场效晶体管的方法一般已足够用于其预期目的，但是其并非在所有方面完全令人满意。
技术实现思路
根据本专利技术的实施例，一种接触结构包含第一金属层和第二金属层。第一金属层设置在第一介电层中。第二金属层设置在第二介电层中并延伸到第一介电层中以电连接第一金属层，其中第一金属层和第二金属层包含不同金属。附图说明当结合附图阅读以下详细描述时，会从中最好地理解本专利技术的各方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意增加或减小各种特征的关键尺寸。图1A到图1F是根据本专利技术的一些实施例的形成半导体器件的各种阶段下的横截面视图。图2示出说明根据本专利技术的一些实施例的形成半导体器件的方法的流程图。图3是根据本专利技术的一些实施例的半导体器件的横截面视图。图4是根据本专利技术的一些实施例的半导体器件的横截面视图。具体实施方式以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本专利技术。当然，这些只是实例且并不意图为限制性的。例如，在以下描述中，第二特征在第一特征上方或上的形成可包含第二特征和第一特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成使得第二特征与第一特征可不直接接触的实施例。另外，本专利技术可以在各种实例中重复参考标号及/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。此外，为易于描述，可使用空间相对术语，如“在…下方”、“在…之下”、“下部”、“在…上”、“在…上方”、“上覆”、“在…之上”、“上部”等来描述一个元件或特征与图中所示出的另一元件或特征的关系。除图中所描绘的取向之外，空间相对术语意图涵盖在使用或操作中的器件的不同取向。设备可以其它方式取向(旋转90度或处于其它取向)，且本文中所使用的空间相对描述词同样可相应地进行解释。可以通过任何合适的方法对鳍片图案化。例如，可使用一或多个光刻工艺(包含双重图案化工艺或多重图案化工艺)对鳍片图案化。一般来说，双重图案化或多重图案化工艺将光刻工艺与自对准工艺进行组合，从而允许产生(例如)间距小于另外可以使用单一光刻工艺获得的图案的图案。例如，在一个实施例中，牺牲层形成在衬底上方，并使用光刻工艺来图案化。使用自对准工艺将间隔物(spacer)形成在图案化的牺牲层旁边。接着移除所述牺牲层，并且接着可将剩余的间隔物用于对鳍片进行图案化。图1A到图1F是根据本专利技术的一些实施例的形成半导体器件的各种阶段下的横截面视图。图2示出说明根据本专利技术的一些实施例的形成半导体器件的方法的流程图。在一些实施例中，半导体器件是场效晶体管，如鳍式场效晶体管(finfieldeffecttransistor,FinFET)。FinFET是指任何基于鳍片的多栅极晶体管。在一些替代实施例中，场效晶体管可为平面金属氧化物半导体场效晶体管(planarmetal-oxide-semiconductorfieldeffecttransistor,MOSFET)。其它晶体管结构和类似结构，如全环栅(gate-all-around,GAA)场效晶体管或隧穿场效晶体管(tunnelingfieldeffecttransistor,TFET)，在本专利技术的预期范围内。场效晶体管可以包含在微处理器、存储器单元和/或其它集成电路(integratedcircuit,IC)中。另外，可进一步使用CMOS技术加工来处理图1A到图1F的半导体器件。因此，应理解，额外工艺可在图2的方法之前、期间以及之后提供，且本文中仅可简单地描述一些其它工艺。并且，为了更好地理解本专利技术的概念而简化图1A到图1F。举例来说，尽管图式示出场效晶体管的互连结构，但应理解，所述场效晶体管可以是进一步包含多种其它器件(例如电阻器、电容器、电感器、熔断器等)的IC的一部分。参考图1A，提供衬底100。在一些实施例中，衬底100包含结晶硅衬底(例如，晶片)。取决于设计要求(例如，p型衬底或n型衬底)，衬底100可包含各种掺杂区。在一些实施例中，掺杂区可掺杂有p型掺杂剂及/或n型掺杂剂。例如，掺杂区可掺杂有p型掺杂剂，如硼或BF2；n型掺杂剂，如磷或砷；及/或其组合。掺杂区可经配置以用于n型FinFET、p型FinFET或其组合。在一些替代实施例中，衬底100可由以下制成：一些其它合适的元素半导体，如金刚石或锗；合适的化合物半导体，如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，如锗化硅碳化物、砷化镓磷化物或磷化铟镓。如图1A中所绘示，至少一个鳍片结构102形成在衬底100上和/或衬底100中。在一些实施例中，移除部分衬底100以限定从衬底100伸出的鳍片结构102。在一些实施例中，衬底100和鳍片结构102一体形成，也就是说，在衬底100与鳍片结构102之间不存在边界。然而，用于制造鳍片结构102的其它技术是可能的。在一些实施例中，衬底100和鳍片结构102由相同材料制成。在一些实施例中，隔离结构(未绘示)形成于鳍片结构102(例如硅局部氧化(localoxidationsilicon,LOCOS)或浅沟槽隔离(shallowtrenchisolation,STI)结构)之间。所述隔离结构配置成隔离两个鳍片结构102。所述隔离结构可通过用介电材料填充鳍片结构102之间的沟槽形成。在一些实施例中，介电材料可包含氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluoride-dopedsilicateglass,FSG)、旋涂式介电材料、低k介电材料、任何其它合适的介电材料或其组合。介电材料可通过高密度等离子体化学气相沉积(high-density-plasmachemicalvapordeposition,HDP-CVD)、次大气压CVD(sub-atmosphericCVD,SACVD)或通过旋转涂布形成。在一些实施例中，隔离结构可具有多层结构，例如用氮化硅或氧化硅填充的热氧化物衬垫层。在一些实施例中，鳍片结构102是有源区。在一些替代实施例，所述有源区可以形成于衬底100中，且取决于本领域中已知的设计需求，包含各种掺杂配置。在一些替代实施例中，有源区可掺杂有p型及/或n型掺杂剂。例如，有源区可掺杂有p型掺杂剂，如硼或BF2；n型掺杂剂，如磷或砷；及/或其组合。有源区可配置成用于N型金属氧化物半导体场效晶体管(被称作NMOSFET)，或替代地，配置成用于P型金属氧化物半导体场效晶体管(被称作PMOSFET)。多个栅极结构110设置在鳍片结构102的一部分上并跨过所述鳍片结构102，如图1A中所绘示。栅极结构110包含栅极介电层1本文档来自技高网...

【技术保护点】
1.一种接触结构，其特征在于，包括：第一金属层，其设置在第一介电层中；及第二金属层，其设置在第二介电层中并延伸到所述第一介电层中以电连接所述第一金属层，其中所述第一金属层及所述第二金属层包括不同金属。

【技术特征摘要】
2018.02.26 US 15/905,7651.一种接触结构，其特征在于，包括：第一金属层，其设...

【专利技术属性】
技术研发人员：李颖，戴贤明，黄健铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71