半导体设备制造技术

在具有嵌入其中的非易失性存储器模块的半导体设备中，提供了一种促进非易失性存储器特性评估的技术。MCU包括CPU，闪存，以及控制了对闪存的写入或擦除操作的FPCC。FPCC执行了用于对闪存执行读取或其它操作的程序，由此根据由CPU发出的命令而对闪存执行写入或其它操作。在MCU中，配置FCU以执行测试固件以评估闪存。此外，RAM均可以由CPU和FCU使用。

Semiconductor equipment

【技术实现步骤摘要】
半导体设备相关申请的交叉引用2014年2月28日提交的日本专利申请案号2014-038799的公开内容(包括说明书、附图和摘要)在此通过引用整体并入本文。
本公开涉及一种具有可重写的非易失性存储器模块的半导体设备，并且更具体地涉及一种用于促进对非易失性存储器特性评估的技术。
技术介绍
诸如微控制器之类的半导体设备用于控制各种类型电子仪器设备并且采用在各种产品中。一些半导体设备提供具有可重写的非易失性存储器，诸如闪存。根据来自处理器的指令而执行从闪存读取数据、向闪存写入数据以及擦除数据。半导体设备的小型化已经使得对于闪存的写入和擦除操作的控制复杂化。因此，在闪存的原型阶段、在具有内部闪存的微控制单元(MCU)的开发阶段、以及在这些装置的制造阶段，对闪存特性的评估是基本必需的。用于对诸如闪存之类的非易失性存储装置特性的评估的技术公开在例如日本未审查专利申请公开案号2007-34554(专利文献1)中。专利文献1中公开的技术涉及一种包括可写入和可擦除的非易失性存储器模块以及中央处理单元(CPU)的半导体集成电路。根据专利文献1中所述的技术，半导体集成电路具有第一操作模式和第二操作模式。在第一操作模式下，CPU顺序地执行指令以控制对非易失性存储器模块的写入和擦除操作。在第二操作模式下，本地CPU响应于由CPU发出的并且顺序地执行的指令，以控制对非易失性存储器模块的写入和擦除操作。在半导体集成电路的正常操作中，第二操作模式允许CPU以执行其它处理任务，而同时本地CPU执行对非易失性存储器模块的写入操作和其它操作，由此实现实时处理。当半导体集成电路进行对非易失性存储器模块的测试时，半导体集成电路可以选择第一操作模式和第二操作模式中的任一个。
技术实现思路
在专利文献1中公开的技术中，当执行通常未公开的控制操作以进行对非易失性存储器模块的测试时，本地CPU无法访问存储器模块中的数据。为了进行测试，各种设置存储在随机存取存储器(RAM)中，其在测试之前可以由CPU访问。用户选择第一操作模式以存储将要由CPU运行的程序以及用于评估RAM中非易失性存储器模块的各种设置、替换程序、以及根据多个测试项目而评估非易失性存储器模块。然而，由于CPU是根据专利文献1中公开的技术执行测试程序以评估非易失性存储器模块的一个装置，因此需要根据CPU而开发测试程序。此外，由于用于非易失性存储器模块的测试是复杂的，测试程序的开发是必需的，因此例如每次开发了包括非易失性存储器模块的MCU，导致开发成本增大。在该情形下，需要用于促进对非易失性存储器模块特性进行评估的技术。从本说明书和附图中的以下描述将使得本专利技术的其它问题和创新性特征变得明确。根据一个实施例的半导体设备包括主处理器，可重写的非易失性存储器，以及控制对非易失性存储器的写入和擦除操作的存储器控制器。存储器控制器存储用于根据从主处理器发出的命令执行对非易失性存储器的读取/写入/擦除操作的控制程序，并且执行控制程序以执行对非易失性存储器的读取/写入/擦除操作。半导体设备被配置成使得存储器控制器执行测试固件以用于评估非易失性存储器。根据一个实施例的被配置成包括CPU、可重写非易失性存储器模块和用于非易失性存储器的控制器的半导体设备允许非易失性存储器模块的控制器以执行测试固件，由此实现独立于CPU的测试固件的开发。这些测试固件可以与CPU相关的测试固件相比更易于开发。附图说明图1是示出了作为相关技术的半导体设备的MCU100的配置的框图。图2示出了执行相应程序的主要单元。图3是示出了作为第一实施例的半导体设备的MCU200的配置的框图。图4示出了执行相应程序的主要单元。图5是示出了作为第二实施例的半导体设备的MCU300的配置的框图。图6示出了执行相应程序的主要单元。图7是示出了作为第三实施例的半导体设备的MCU400的配置的框图。图8示出了执行相应程序的主要单元。图9是示出了作为第四实施例的半导体设备的MCU500的配置的框图。图10示出了执行相应程序的主要单元。图11是示出了作为第四实施例的第一修改例的半导体设备的MCU550的配置的框图。图12示出了执行相应程序的主要单元。图13是示出了作为第五实施例的半导体设备的MCU600的配置的框图。图14示出了执行相应程序的主要单元。图15是示出了作为第五实施例的修改例的半导体设备的MCU650的配置的框图。图16指出了执行相应程序的主要单元。具体实施方式参照附图，以下将描述根据本公开的半导体设备的一些实施例。说明书全文中，采用相同附图标记标注相同部件。那些部件的名称和功能也相同，并且因此不再赘述它们的详细说明。<相关技术>为了与一些实施例的半导体设备作比较，将描述相关领域技术。图1是示出了作为相关技术的半导体设备的MCU100的配置的框图。相关技术的MCU100是具有嵌入其中的可重写非易失性存储器(闪存)的系统。如图1所示，相关技术的MCU100包括CPU11、总线状态控制器(BSC)12、RAM13、闪存15以及FCU41。FCU41包括闪速写入控制电路(FLC)42、本地总线控制器(FBSC)44、闪速RAM(F-RAM)45，本地CPU(FCPU)46以及CPU接口控制器(FIMC)47。CPU11是控制MCU100的操作的处理器。BSC12耦合内部总线21和外围总线31以允许耦合至外围总线31的相应模块访问CPU11。RAM13是经由内部总线21可以从CPU11访问的可重写非易失性存储器。在相关技术的MCU100中，RAM13布置在FCU41外部并且存储用户程序25和测试固件26。FCU41无法访问RAM13。用户程序25是由用户产生的任何程序。测试固件26用于评估闪存15的特性。用于测试闪存15的设置信息的各种片段存储在RAM13中，并且CPU11从RAM13读取测试固件26以评估闪存15的各种特性。闪存15是非易失性存储器。例如，闪存15存储用于操作CPU11的程序、用以非易失性方式维持的数据、以及其它类型的信息和数据。闪存15包括大量电可擦除和可重写的非易失性存储器晶体管。FCU41根据从CPU11发出的命令而执行对闪存15的读取/写入/擦除操作。CPU11经由内部总线21和外围总线31耦合至FCU41。FLC42具有用于控制对闪存15的重写操作的寄存器。例如，FLC42基于对用于写入闪存15的脉冲电压、用于擦除闪存15的脉冲电压、漏极电压、源极电压等的电压水平调节的结果而设置MCU100的操作模式(“正常操作模式”，其中MCU100根据用户程序而操作，“测试模式”以评估闪存15的特性等等)。FBSC44是控制了本地总线43的控制器。本地总线43耦合至闪存15、FLC42和其它部件。F-RAM45嵌入在FCU41中。当MCU100工作在正常工作模式下时，保护F-RAM45的存储区域的一部分避免由CPU11访问。F-RAM45存储由FCPU46使用的闪存控制程序27以写入/读取/擦除闪存15。FCPU46是控制FCU41的操作的控制器。由CPU11发出的命令由FIMC47翻译。FCPU46可以由通用处理器实施。FCPU26根据由CPU11发出的命令从F-RAM45读取闪存控制程序27并且执行以访问闪存15。耦本文档来自技高网...

【技术保护点】
1.一种半导体设备，包括：中央处理单元(CPU)；FLASH存储器；随机存取存储器(RAM)；测试序列发生器；存储器控制器，其控制对所述FLASH存储器的写入和擦除操作；第一多路复用器，其将第一总线与所述CPU和所述测试序列发生器中任一个耦合；以及第二多路复用器，其将所述RAM与所述第一总线和所述存储器控制器中任一个耦合；其中，在正常操作模式中，所述RAM经由所述第一多路复用器和所述第二多路复用器被耦合至所述CPU，以及所述CPU通过经由所述第一总线向所述存储器控制器发送命令来控制所述FLASH存储器；以及其中，在测试模式中，所述RAM经由所述第二多路复用器被耦合至所述存储器控制器，并且所述测试序列发生器通过经由所述第一总线向所述存储器控制器发送命令来控制所述FLASH存储器。

【技术特征摘要】
2014.02.28 JP 2014-0387991.一种半导体设备，包括：中央处理单元(CPU)；FLASH存储器；随机存取存储器(RAM)；测试序列发生器；存储器控制器，其控制对所述FLASH存储器的写入和擦除操作；第一多路复用器，其将第一总线与所述CPU和所述测试序列发生器中任一个耦合；以及第二多路复用器，其将所述RAM与所述第一总线和所述存储器控制器中任一个耦合；其中，在正常操作模式中，所述RAM经由所述第一多路复用器和所述第二多路复用器被耦合至所述CPU，以及所述CPU通过经由所述第一总线向所述存储器控制器发送命令来控制所述FLASH存储器；以及其中，在测试模式中，所述RAM经由所述第二多路复用器被耦合至所述存储器控制器，并且所述测试序列发生器通过经由所述第一总线向所述存储器控制器发送...

【专利技术属性】
技术研发人员：武由纪子，和泉伸也，市口哲一郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP