半导体组件的制作方法技术

本发明专利技术公开了一种半导体组件的制作方法，包括提供一基板，在基板上形成一牺牲层，在牺牲层上设置多个第一芯片，然后形成一第一介电层，且第一介电层包围所述多个第一芯片，在该第一介电层中形成多个沟槽，以及在沟槽中形成一第二介电层。其中第一介电层的上表面与第二介电层的上表面位于同一平面。

Fabrication of Semiconductor Modules

【技术实现步骤摘要】
半导体组件的制作方法
本专利技术涉及一种半导体组件的制作方法，特别涉及一种半导体组件的封装制作方法。
技术介绍
随着科技发展，电子产品成为生活中不可或缺的产品，其中半导体组件为电子产品的关键组件之一。一般而言，半导体组件需要经过封装制程才能应用在各式电子产品中，例如手机、计算机、数码相机、穿戴式装置等。然而，传统半导体组件的封装结构会因封装材料内部的应力问题，导致封装结构容易发生翘曲，因此，传统电子组件的封装方法仍有待进一步改善。
技术实现思路
本专利技术提供一种半导体组件的制作方法，包括：提供一基板，在基板上形成一牺牲层；在牺牲层上设置多个第一芯片；形成一第一介电层，且第一介电层包围所述多个第一芯片；在该第一介电层中形成多个沟槽；以及在沟槽中形成一第二介电层。其中第一介电层的上表面与第二介电层的上表面位于同一平面。本专利技术还提供一种半导体组件的制作方法，包括：提供一基板；在基板上形成一牺牲层；在牺牲层上形成一树脂层；在牺牲层上设置多个第一芯片；以及形成具有多个沟槽的一第一介电层，且第一介电层包围所述多个第一芯片。其中第一介电层的上表面与树脂层的上表面位于同一平面。本专利技术还又提供一种半导体组件的制作方法，包括：提供一基板；在该基板上形成一牺牲层；在牺牲层上设置多个第一芯片；形成具有多个沟槽的一第一介电层，且第一介电层包围所述多个第一芯片；以及在沟槽中的至少一个内形成一第二介电层。其中第一介电层的上表面与第二介电层的上表面位于同一平面。附图说明图1到图5为本专利技术半导体组件制作方法的第一实施例制程示意图。图6为本专利技术变化实施例的第一介电层与第二介电层的局部放大示意图。图7为本专利技术半导体组件制作方法的第二实施例制程示意图。图8至图9为本专利技术半导体组件制作方法的第三实施例制程示意图。图10为本专利技术半导体组件制作方法的第三实施例的第一变化实施例制程示意图。图11到图13为本专利技术半导体组件制作方法的第四实施例制程示意图。图14到图17为本专利技术半导体组件制作方法的第五实施例制程示意图。图18到图20为本专利技术半导体组件制作方法的第六实施例制程示意图。图21为本专利技术半导体组件制作方法的第六实施例的变化实施例俯视示意图。图22为本专利技术半导体组件制作方法的第一实施例流程图。图23为本专利技术半导体组件制作方法的第二实施例流程图。图24为本专利技术半导体组件制作方法的第五实施例流程图。附图标记列表：100-基板；102-牺牲层；104、104'-第一芯片；104a、204a、104a'、204a'-接合垫；104b'、204b'-导线；108-沟槽；106-第一介电层；106a、110a、116a、120a、120a'-上表面；106b、110b-下表面；110-第二介电层；112、212-重分配层；114、214-焊球；116-树脂层；118-模具；118a-突起部分；120、220、120'、220'-封装结构；204、204'-第二芯片；206-封装材料；220a、220a'-下表面；300-堆叠式封装体；A-区域；DL-切割线；H1-第一高度；H2-第二高度；SP-间隔球；S10～S20、S40～S48、S60～S68-步骤。具体实施方式为使本领域技术人员能更进一步了解本专利技术，以下特列举本专利技术的实施例，并配合附图详细说明本专利技术的构成内容及所欲达成的功效。须注意的是，附图均为简化的示意图，因此，仅显示与本专利技术有关的组件与组合关系，以对本专利技术的基本架构或实施方法提供更清楚的描述，而实际的组件与布局可能更为复杂。另外，为了方便说明，本专利技术的各附图中所示的组件并非以实际实施的数目、形状、尺寸做等比例绘制，其详细的比例可依照设计的需求进行调整。再者，当在本说明书中使用术语“包括”和/或“具有”时，其指定了所述特征、区域、步骤、操作和/或组件的存在，但并不排除一个或多个其他特征、区域、步骤、操作、组件和/或其组合的存在或增加。当一个组件(或其变型，例如层或区域)被称为“在另一组件(或其变型)上”或“延伸到另一组件上”时，它可以直接在另一组件上或直接延伸到另一组件上，或者两者之间还可以存在插入的组件。另一方面，当称一组件“直接在另一组件(或其变型)上”或者“直接延伸到另一组件上”时，两者间不存在插入组件。并且，当一组件被称作“耦接”到另一组件(或其变型)时，它可以直接连接到另一组件或通过一或多个组件间接地连接(例如，电性连接)到另一组件。须知悉的是，以下所举的数个实施例可以在不脱离本专利技术的精神下，将数个实施例中的特征进行替换、重组、混合以完成其他实施例。请参考图1到图5，图1到图5为本专利技术半导体组件制作方法的第一实施例制程示意图。本专利技术半导体组件的制作方法介绍如下，如图1所示，首先提供一基板100，接着在基板100表面上形成一牺牲层102，其中基板100举例为透明刚性基板(例如但不限于玻璃)或其他可作为载板的基板(例如但不限于软性载板)。然后，在牺牲层102上设置多个第一芯片104，其中第一芯片104表面可包含多个接合垫104a，位于第一芯片104相反于牺牲层102的一侧。设置完第一芯片104之后，在牺牲层102上形成一第一介电层106，其中第一介电层106包围第一芯片104，且第一介电层106可覆盖第一芯片104的上表面。第一介电层106可为任何常用的封装材料，例如(但不限于)环氧树脂。请参考图2，接着移除部分第一介电层106，例如但不限于进行一研磨(grind)制程，以使第一介电层106的上表面106a平坦且大体上与第一芯片104的接合垫104a上表面位于同一平面，并暴露出第一芯片104的接合垫104a。在本专利技术中，同一平面的意思是，第一芯片104的接合垫104a的上表面与第一介电层106的上表面106a到平行接合垫104a上表面之一参考面的距离大致相同。然后，于第一介电层106中形成多个沟槽108，其中沟槽108举例但不限于设在相邻的第一芯片104之间。本实施例中的沟槽108没有贯穿第一介电层106，但在其他实施例中，沟槽108可依需要具有不同的深度，例如可以贯穿第一介电层106。沟槽108的深度将在下文中介绍。沟槽108的形成方式举例为轮刀切割、电浆切割或激光切割，但不以此为限。制作完沟槽108后，在沟槽108中形成第二介电层110，例如以点胶、喷涂、网印等方式在沟槽108中填入第二介电层110，但第二介电层110的形成方式不以上述为限。第二介电层110可为任何常用的介电材料或封装材料，且第二介电层110的材料可相同或不同于第一介电层106。举例而言，本实施例的第二介电层110使用与第一介电层106具有不同热膨胀系数(coefficientoftemperatureexpansion,CTE)的材料，其材料举例为聚亚酰胺(polyimide,PI)，也可为底部填充剂(underfill)、胶类(glue)材料或其他适合的材料，且本专利技术的第二介电层110的材料不以上述为限。请参考图3，接着移除高于第一介电层106上表面的部分第二介电层110，以使第一介电层106的上表面106a与第二介电层110的上表面110a大体上位于同一平面，亦即第一介电层106的上表面106a与第二介电层110的上表面110a到平行于第一介电层106的上表面1本文档来自技高网...

【技术保护点】
1.一种半导体组件的制作方法，其特征在于，包括：提供一基板；在该基板上形成一牺牲层；在该牺牲层上设置多个第一芯片；形成一第一介电层，且该第一介电层包围所述多个第一芯片；在该第一介电层中形成多个沟槽；以及在所述多个沟槽中形成一第二介电层；其中该第一介电层的上表面与该第二介电层的上表面位于同一平面。

【技术特征摘要】
2018.01.05 US 62/613,7771.一种半导体组件的制作方法，其特征在于，包括：提供一基板；在该基板上形成一牺牲层；在该牺牲层上设置多个第一芯片；形成一第一介电层，且该第一介电层包围所述多个第一芯片；在该第一介电层中形成多个沟槽；以及在所述多个沟槽中形成一第二介电层；其中该第一介电层的上表面与该第二介电层的上表面位于同一平面。2.根据权利要求1所述半导体组件的制作方法，其特征在于，还包括：形成一重分配层电连接到所述多个第一芯片；以及使所述多个第一芯片自该牺牲层脱离。3.根据权利要求2所述该半导体组件的制作方法，其特征在于，形成该重分配层电连接到所述多个第一芯片的步骤是在使所述多个第一芯片自该牺牲层脱离的步骤之前进行。4.根据权利要求2所述半导体组件的制作方法，其特征在于，形成该重分配层电连接到所述多个第一芯片的步骤是在使所述多个第一芯片自该牺牲层脱离的步骤之后才进行。5.根据权利要求1所述半导体组件的制作方法，其特征在于，该第一介电层具有一第一高度，该第二介电层具有一第二高度，其中该第二高度对该第一高度的比...

【专利技术属性】
技术研发人员：范家杰，丁景隆，王程麒，吴明仓，
申请(专利权)人：群创光电股份有限公司，
类型：发明
国别省市：中国台湾,71