延时锁相环电路及半导体存储器制造技术

本实用新型专利技术提供一种延时锁相环电路及半导体存储器。延时锁相环电路包括延时链、MR2模式寄存器、译码器、控制单元、复制延时单元及鉴相器；延时链用于对输入信号进行延迟；MR2模式寄存器包括高频工作的时钟频率的设置编码；译码器用于读取设置编码，得到预估时钟周期；控制单元连接译码器和延时链之间，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元和时钟信号，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本实用新型专利技术通过读取MR2模式寄存器内高频工作的时钟频率的设置编码，获取预估时钟周期，对延时链的长度进行快速调整，保证电路的可靠性和准确性。

Delayed Phase-Locked Loop Circuit and Semiconductor Memory

【技术实现步骤摘要】
延时锁相环电路及半导体存储器
本技术涉及半导体集成电路领域，具体涉及一种延时锁相环电路及半导体存储器。
技术介绍
本部分旨在为权利要求书中陈述的本技术实施例提供背景或上下文。此处的描述不因为包括在本部分中就承认是现有技术。由于DDR(DoubleDataRateSDRAM，双倍速率同步动态随机存储器)芯片的工作时钟频率会改变，因此，需要延时锁相环电路总能在工作时钟频率改变时快速、准确的锁定时钟。在工作时钟频率在较高频率和较低频率之间任意切换时，工作时钟周期也会在皮秒(ps)到纳秒(ns)之间变化，需要在不同的工作时钟频率设置适合的延时时间。当延时锁相环电路处于高频工作时钟时，会出现延时链过长和功耗过高的情况。
技术实现思路
本技术实施例提供了一种延时锁相环电路及半导体存储器，以至少缓解或解决现有技术中的一项或多项技术问题。第一方面，本技术实施例提供了一种延时锁相环电路，包括：延时链，用于输入时钟信号，并根据所述延时链的长度输出所述时钟信号的延时信号；MR2模式寄存器，包括反映存储器高频工作的时钟频率的设置编码；译码器，连接MR2模式寄存器，用于读取所述MR2模式寄存器中的设置编码，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括高速时钟频率下的时钟周期；控制单元，连接于所述译码器和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延时信号，所述路径的固定延时是从延时锁相环的输出时钟端到固定触发器的时钟端；鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。在一可实施方式中，所述延时链包括多个串联的延时单元，其中，所述第一个延时单元的输入端连接于所述时钟信号，所述控制单元控制第N个所述延时单元的输出端作为所述延时链的初始输出端，并以第一个所述延时单元的输入端至所述初始输出端之间的长度为初始长度。在一可实施方式中，当第N个所述延时单元的输出端作为所述初始输出端时，所述延时时间匹配所述预估时钟周期的一半。在一可实施方式中，所述比较结果信号包括增加信号、减少信号和对齐信号；所述控制单元用于：当接收所述增加信号时，控制所述延时链沿所述初始输出端增加接入所述延时链的所述延时单元的数量；当接收所述减少信号时，控制所述延时链沿所述初始输出端减少接入所述延时链的所述延时单元的数量；当接收所述对齐信号时，保持接入所述延时链的所述延时单元的数量。在一可实施方式中，所述高速时钟频率包括1333Mb/s至3200Mb/s之间的频率。第二方面，本技术实施例提供了一种半导体存储器，包括如上所述的延时锁相环电路。本技术实施例采用上述技术方案，具有如下优点：通过MR2模式寄存器中反映高速时钟频率范围的设置编码，获取高频预估时钟周期，从而根据高频合理设置延时链的长度，降低延时锁相环电路的消耗，保证延时锁相环电路的可靠性和准确性。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本技术公开的一些实施方式，而不应将其视为是对本技术范围的限制。图1为本技术一个实施例的延时锁相环电路的示意图；图2为本技术一个实施例的延时链的示意图；图3为本技术一个实施例的同步时钟信号方法的流程图；图4为本技术另一个实施例的同步时钟信号方法的流程图；图5为本技术又一个实施例的同步时钟信号方法的流程图。附图标记：110延时链；111延时单元；120MR2模式寄存器；130译码器；140控制单元；150复制延时单元；160鉴相器。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。第一方面，本技术实施例提供了一种延时锁相环电路。参见图1所示，延时锁相环电路可以包括延时链110、译码器130、控制单元140、复制延时单元150和鉴相器160。延时链110可以用于输入时钟信号，并根据延时链110的长度输出时钟信号的延时信号。由于存储器芯片在工作过程中，会切换时钟频率。例如在同步时钟信号时，DDR4时钟信号从3200Mb/s的频率切换至1333Mb/s的频率时，延时链110所需的长度变短，需要根据当前时钟信号的工作时钟频率调整延时链110的长度，减小多余延时链110浪费电路消耗，以保证电路可以正常工作。MR2模式寄存器120包括反映存储器高频工作的时钟频率的设置编码。译码器130可以连接于MR2模式寄存器120。寄存器可以是MR2模式寄存器。存储器在不同的工作频率下需要不同的列地址选通写延迟时间(timeofCASWriteLatency，tCWL；其中，CAS表示列地址选通，其全称为ColumnAddressStrobe)。也就是说tCWL可以反映存储器的当前工作时钟频率。tCWL的配置值可以寄存在MR2模式寄存器120中。进而，译码器130通过读取MR2模式寄存器120中的设置编码，可以预估时钟信号当前的高速时钟频率，进而得到时钟信号当前的预估时钟周期。控制单元140连接于译码器130和延时链110之间，控制单元140用于根据预估时钟周期设置延时链110的初始长度，以调整延时信号对时钟信号的延时时间。其中，根据译码器130得到时钟信号的预估时钟周期合理调整延时链110的长度，以快速准确地同步时钟信号，减小多余延时链110浪费电路功耗。复制延时单元150连接于延时链110的输出端。复制延时单元150用于模拟一段的固定延时产生复制延时信号。路径的固定延时是从延时锁相环的输出时钟端到固定触发器的时钟端。鉴相器160的两个输入端分别连接于复制延时单元150的输出端和时钟信号，鉴相器160用于比较时钟信号和复制延时信号的相位，并输出比较结果信号。控制单元140连接于鉴相器160的输出端，控制单元140用于根据比较结果信号，以初始长度为起点调整接入延时链110的长度。在一种可能的实施方式中，高频时钟可以包括3200Mb/s至1333Mb/s之间的频率，包括端点值。这样，高频时钟可以涵盖DDR中常用的高频工作时钟的变化范围，使得DDR在不同时钟频率下均能保证电路正常工作。在一种可能的实施方式中，参见图2所示，延时链110可以包括多个串联的延时单元111。延时单元111可以为缓冲器。第一个延时单元111的输入端(IN)连接于时钟信号，以接收时钟信号。控制单元140控制第N个延时单元111的输出端作本文档来自技高网...

【技术保护点】
1.一种延时锁相环电路，其特征在于，包括：延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；MR2模式寄存器，包括反映存储器高频工作的时钟频率的设置编码；译码器，连接所述MR2模式寄存器，用于读取所述MR2模式寄存器中的设置编码，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括高速时钟频率下的时钟周期；控制单元，连接于所述译码器和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延时信号，所述路径的固定延时是从延时锁相环的输出时钟端到固定触发器的时钟端；鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。

【技术特征摘要】
1.一种延时锁相环电路，其特征在于，包括：延时链，用于对输入时钟信号进行延迟，并根据所述延时链的长度输出所述时钟信号的延时信号；MR2模式寄存器，包括反映存储器高频工作的时钟频率的设置编码；译码器，连接所述MR2模式寄存器，用于读取所述MR2模式寄存器中的设置编码，以得到所述时钟信号的预估时钟周期，其中，所述预估时钟周期包括高速时钟频率下的时钟周期；控制单元，连接于所述译码器和所述延时链之间，用于根据所述预估时钟周期设置所述延时链的初始长度，以调整所述延时信号对所述时钟信号的延时时间；复制延时单元，连接于所述延时链的输出端，所述复制延时单元用于模拟一段路径的固定延时产生复制延时信号，所述路径的固定延时是从延时锁相环的输出时钟端到固定触发器的时钟端；鉴相器，所述鉴相器的两个输入端分别连接于所述复制延时单元的输出端和所述时钟信号，所述鉴相器用于比较所述时钟信号和所述复制延时信号的相位，并输出比较结果信号；所述控制单元连接于所述鉴相器的输出端，用于根据所述比较结果信号，沿所述初始长度继续调整接入所述延时链的长度。2.如权利要求1所述的延时锁相环电路...

【专利技术属性】
技术研发人员：牟文杰，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34