The invention discloses a compensation device for guaranteeing PLL output clock, which belongs to the technical field of compensation circuit. The compensation device for guaranteeing the PLL output clock includes an input clock missing detection circuit, a multiplexer, a PLL circuit of a phase-locked loop and a clock generator. The input clock missing detection circuit is used to detect the input clock PLLCLKIN and output the detection and selection control PLLSEL signal; the multiplexer selects different clock sources according to the PLLSEL signal and outputs them to PLLCLKOUT; the PLL circuit provides the multiplier output clock PLLVCO in the input clock non-missing state to the multiplexer; the clock generator provides input; Output Compensation Clock PLLMISCLK in the absence of clock.
【技术实现步骤摘要】
一种保障PLL输出时钟的补偿装置
本专利技术涉及补偿电路
，特别涉及一种保障PLL输出时钟的补偿装置。
技术介绍
通常情况下，在采用PLL作为时钟源的系统中，PLL作为主时钟给系统提供时间基准。正常情况下，PLL都会按照设定的倍频数实现对输入参考时钟的倍频，产生高频输出时钟，系统运行在PLL倍频时钟频率下。然而，当外部输入时钟发生故障时，如PLL的输入参考时钟缺失时，PLL将会出现失锁现象，PLL没有时钟输出，导致整个系统没有时钟。在某些关键性的应用领域，系统时钟的缺失将会导致整个系统出现不可估量的错误或损失，因此如何保障系统在运行过程中始终具有时钟就变的至关重要。
技术实现思路
本专利技术的目的在于提供一种保障PLL输出时钟的补偿装置，以解决目前因为外部输入时钟的缺失而导致系统时钟的异常或瘫痪的问题。为解决上述技术问题，本专利技术提供一种保障PLL输出时钟的补偿装置，包括：输入时钟缺失检测电路，检测PLL外部输入时钟PLLCLKIN是否缺失，从而输出检测选择控制PLLSEL信号；多路选择器，依据所述PLLSEL信号选择不同的时钟源输出至PLLCLKOUT；锁相...
【技术保护点】
1.一种保障PLL输出时钟的补偿装置，其特征在于，包括：输入时钟缺失检测电路，检测PLL外部输入时钟PLLCLKIN是否缺失，从而输出检测选择控制PLLSEL信号；多路选择器，依据所述PLLSEL信号选择不同的时钟源输出至PLLCLKOUT；锁相环PLL电路，提供输入时钟非缺失状态下的倍频输出时钟PLLVCO至所述多路选择器；时钟发生器，提供输入时钟缺失状态下的输出补偿时钟PLLMISCLK。
【技术特征摘要】
1.一种保障PLL输出时钟的补偿装置，其特征在于，包括：输入时钟缺失检测电路，检测PLL外部输入时钟PLLCLKIN是否缺失，从而输出检测选择控制PLLSEL信号；多路选择器，依据所述PLLSEL信号选择不同的时钟源输出至PLLCLKOUT；锁相环PLL电路，提供输入时钟非缺失状态下的倍频输出时钟PLLVCO至所述多路选择器；时钟发生器，提供输入时钟缺失状态下的输出补偿时钟PLLMISCLK。2.如权利要求1所述的保障PLL输出时钟的补偿装置，其特征在于，所述输入时钟缺失检测电路包括级联的第一计数器和第二计数器，所述第一计数器和所述第二计数器均具备检测PLL外部输入时钟PLLCLKIN缺失的能力，如果检测到外部输入时钟PLLCLKIN缺失时，输出PLLSEL检测控制信...
【专利技术属性】
技术研发人员：张猛华，于宗光，薛海卫，陈振娇，张继，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：江苏,32
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