时钟和数据恢复电路及其实施方法技术

公开了用于实施时钟和数据恢复的电路和方法。在一个实例中，公开了一种时钟和数据恢复电路。该电路包括三阶数字滤波器，例如，包括三个串联连接的累加器的有限状态机(FSM)。在这三个累加器中，第一累加器接收输入相位码，其中，输入相位码表示在每个FSM周期处的数据信号与时钟信号之间的相位时序差，并且累加不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码；第二累加器累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期处产生二阶相位码；并且第三累加器累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期处产生三阶相位码。

Clock and Data Recovery Circuit and Its Implementation

Circuits and methods for implementing clock and data recovery are disclosed. In one example, a clock and data recovery circuit are disclosed. The circuit includes a third-order digital filter, for example, a finite state machine (FSM) consisting of three series-connected accumulators. In these three accumulators, the first accumulator receives the input phase codes, in which the input phase codes represent the phase-time difference between the data signal and the clock signal at each FSM cycle, and accumulate the input phase codes of different FSM cycles to generate the first-order phase codes at each FSM cycle; the second accumulator accumulates the input phase codes and the first-order phase codes of different FSM cycles to generate the first-order phase codes at each FSM cycle. Second-order phase codes are generated at each FSM cycle, and the third accumulator accumulates input phase codes and second-order phase codes at different FSM cycles to generate third-order phase codes at each FSM cycle.

【技术实现步骤摘要】
时钟和数据恢复电路及其实施方法
本专利技术的实施例一般地涉及通信
，更具体地，涉及时钟和数据恢复电路及其实施方法。
技术介绍
通常在没有附加时钟电路的情况下传输有线链路的通信系统中的数字数据流，例如以太网、火线和其他串行通信网络。因此，系统的接收器通常使用时钟和数据恢复(CDR)电路来同步处理数据，这确保恢复的时钟与输入数据正确对准。CDR电路试图通过利用数字滤波器和相位插入器来恢复时钟和数据。数字滤波器估计串行数据信号中即将到达的电平转换的相位位置；并且相位插入器控制在最佳时间处进行采样。数字滤波器类似于反馈控制环路，其检查当前恢复的时钟和数据之间的相位误差的符号。如果恢复的时钟太早，则相位插入器会延迟时钟。如果恢复的时钟太晚，则相位插入器会提前时钟。传统的数字环路滤波器是一阶滤波器或二阶滤波器，尤其是当最初是基于扩频生成接收器时钟时，传统的数字环路滤波器不能完全消除系统的剩余抖动。因此，现有的CDR电路在性能和稳定性方面无法完全令人满意。
技术实现思路
根据本专利技术的一方面，提供了一种时钟和数据恢复电路，包括：有限状态机FSM，所述FSM包括：第一累加器，被配置为接收表示在每个FSM周期处的数据信号和时钟信号之间的相位时序差的输入相位码，以累加不同FSM周期的输入相位码，并且在每个FSM周期处生成一阶相位码，第二累加器，耦合到所述第一累加器并且被配置为累加不同FSM周期的所述输入相位码和所述一阶相位码，并且在每个FSM周期处生成二阶相位码；以及第三累加器，耦合到所述第二累加器并且被配置为累加不同FSM周期的所述输入相位码和所述二阶相位码，并且在每个FSM周期处生成三阶相位码；以及相位插入器，被配置为旋转所述时钟信号的相位，以基于所述三阶相位码提供旋转时钟。根据本专利技术的另一方面，提供了一种时钟和数据恢复电路，包括：有限状态机(FSM)，所述FSM包括：第一累加器，被配置为接收表示每个FSM周期处的数据信号和时钟信号之间的相位时序差的输入相位码，以累加不同FSM周期的输入相位码，并且在每个FSM周期处生成一阶相位码，多个累加器，其中，所述第一累加器和所述多个累加器串联连接，其中，所述多个累加器中的每一个均被配置为累加不同FSM周期的所述输入相位码和由先前累加器产生的低阶相位码，以及在每个FSM周期处产生高阶相位码，以及端部累加器，连接到所述多个累加器中的最后一个累加器，并且被配置为累加不同FSM周期的所述输入相位码和由所述最后一个累加器生成的相位码，并且在每个FSM周期处生成最终阶相位码；以及相位插入器，被配置为旋转所述时钟信号的相位，以基于所述最终阶相位码来提供旋转时钟。根据本专利技术的又一方面，提供了一种实施时钟和数据恢复的方法，所述方法包括：在每个有限状态机(FSM)周期处产生表示数据信号和时钟信号之间的相位时序差的输入相位码；累加不同FSM周期的输入相位码，以在每个FSM周期处产生一阶相位码；累加不同FSM周期的所述输入相位码和所述一阶相位码，以在每个FSM周期处产生二阶相位码；累加不同FSM周期的所述输入相位码和所述二阶相位码，以在每个FSM周期处产生三阶相位码；以及旋转所述时钟信号的相位，以基于所述三阶相位码提供旋转时钟。附图说明当结合附图进行阅读时，从以下详细描述可最佳地理解本专利技术的各个方面。应该注意，各个部件不一定按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸和几何形状可以任意增大或减小。在整个说明书和附图中，相同的参考标号表示相同的部件。图1示出了根据本专利技术的一些实施例的包括用于实施时钟和数据恢复的数字电路的系统的示例性框图。图2示出了根据本专利技术的一些实施例的时钟和数据恢复电路中的有限状态机(FSM)的示例性框图。图3示出了根据本专利技术的一些实施例的在不同FSM周期处FSM的不同节点处生成的示例性相位码。图4示出了根据本专利技术的一些实施例的时钟和数据恢复电路的功率谱密度性能。图5示出了根据本专利技术的一些实施例的时钟和数据恢复电路的抖动容限性能。图6示出了根据本专利技术的一些实施例的时钟和数据恢复电路的相位裕度性能。图7示出了根据本专利技术的一些实施例的时钟和数据恢复电路中的FSM的另一示例性框图。图8示出了根据本专利技术的一些实施例的用于实施时钟和数据恢复的示例性方法的流程图。具体实施方式以下公开内容描述了用于实现主题的不同特征的许多不同示例性实施例。下面描述了组件和布置的特定实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，在本文中可以使用诸如“在...之下”、“在...下面”、“下部”、“在...之上”、“上部”等的空间相对术语来描述如图中所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的取向之外，空间相对术语旨在包含在使用或操作中的器件的不同取向。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在本文中使用的空间相对描述符同样可以作出相应地解释。除非另有明确说明，否则诸如“附接”、“粘接”、“连接”和“互连”的术语是指结构通过中间结构直接或间接地彼此固定或附接的关系、以及可移动或刚性附接或关系。除非另有定义，否则本文使用的所有术语(包括技术和科学术语)具有与本文所属领域的普通技术人员通常理解的相同的含义。此外，应该理解，除非在本文中有明确地限定，否则诸如在通用字典中限定的那些术语应该被解释为具有与其在相关技术和本专利技术的背景下它们的含义一致的含义，并且将不被解释为理想化或过于正式的含义。现在将详细参考本专利技术的本实施例，其中，在附图中示出其实例。只要有可能，在附图和说明书中使用相同的参考标号来指代相同或相似的部分。CDR电路试图通过利用数字滤波器和相位插入器来恢复时钟和数据。数字滤波器估计串行数据信号中即将到达的电平转换的相位位置；并且相位插入器控制在最佳时间进行采样。数字滤波器类似于反馈控制环路，其检查当前恢复的时钟和数据之间的相位误差的符号。如果恢复的时钟太早，则相位插入器会延迟时钟。如果恢复的时钟太晚，则相位插入器会提前时钟。传统的数字环路滤波器是一阶滤波器或二阶滤波器，尤其是当基于扩频最初生成接收器时钟时，传统的数字环路滤波器不能完全消除系统的剩余抖动。本专利技术提供了新型CDR电路以及实施用于剩余抖动消除的CDR的方法的各种实施例。在一些实施例中，所公开的CDR电路包括三阶数字滤波器，例如，包括三个串联连接的累加器的有限状态机(FSM)。在这三个累加器中，第一累加器在每个FSM周期接收表示数据信号与时钟信号之间的相位时序差的输入相位码，并且累加不同FSM周期的输入相位码，以在每个FSM周期产生一阶相位码；第二累加器累加不同FSM周期的输入相位码和一阶相位码，以在每个FSM周期产生二阶相位码；并且第三累加器累加不同FSM周期的输入相位码和二阶相位码，以在每个FSM周期产生三阶相位码本文档来自技高网...

【技术保护点】
1.一种时钟和数据恢复电路，包括：有限状态机FSM，所述FSM包括：第一累加器，被配置为接收表示在每个FSM周期处的数据信号和时钟信号之间的相位时序差的输入相位码，以累加不同FSM周期的输入相位码，并且在每个FSM周期处生成一阶相位码，第二累加器，耦合到所述第一累加器并且被配置为累加不同FSM周期的所述输入相位码和所述一阶相位码，并且在每个FSM周期处生成二阶相位码；以及第三累加器，耦合到所述第二累加器并且被配置为累加不同FSM周期的所述输入相位码和所述二阶相位码，并且在每个FSM周期处生成三阶相位码；以及相位插入器，被配置为旋转所述时钟信号的相位，以基于所述三阶相位码提供旋转时钟。

【技术特征摘要】
2017.08.16 US 62/546,124;2018.03.28 US 15/938,2641.一种时钟和数据恢复电路，包括：有限状态机FSM，所述FSM包括：第一累加器，被配置为接收表示在每个FSM周期处的数据信号和时钟信号之间的相位时序差的输入相位码，以累加不同FSM周期的输入相位码，并且在每个FSM周期处生成一阶相位码，第二累加器，耦合到所述第一累加器并且被配置为累加不同FSM周期的所述输入相位码和所述一阶相位码，并且在每个FSM周期处生成二阶相位码；以及第三累加器，耦合到所述第二累加器并且被配置为累加不同FSM周期的所述输入相位码和所述二阶相位码，并且在每个FSM周期处生成三阶相位码；以及相位插入器，被配置为旋转所述时钟信号的相位，以基于所述三阶相位码提供旋转时钟。2.根据权利要求1所述的时钟和数据恢复电路，其中，所述相位与所述三阶相位码线性相关。3.根据权利要求1所述的时钟和数据恢复电路，其中，所述第一累加器包括：第一触发器，被配置为存储先前FSM周期处的第一相位码；第一加法器，被配置为将所述先前FSM周期处的第一相位码和当前FSM周期处的所述输入相位码相加，以生成所述当前FSM周期处的所述第一相位码；以及第一滤波器，被配置为在所述当前FSM周期处修改所述第一相位码，以在所述当前FSM周期处生成所述一阶相位码。4.根据权利要求3所述的时钟和数据恢复电路，其中，所述第二累加器包括：第二触发器，被配置为存储先前FSM周期处的第二相位码；第二加法器，被配置为将所述先前FSM周期处的第二相位码、所述当前FSM周期处的一阶相位码、以及所述当前FSM周期处的输入相位码相加，以在所述当前FSM周期处生成所述第二相位码；以及第二滤波器，被配置为修改所述当前FSM周期处的第二相位码，以在所述当前FSM周期处生成所述二阶相位码。5.根据权利要求4所述的时钟和数据恢复电路，其中，所述第三累加器包括：第三滤波器，被配置为修改所述输入相位码，以在所述当前FSM周期处产生修改的输入相位码；第三触发器，被配置为存储先前FSM周期处的第三相位码；以及第三加法器，被配置为将所述先前FSM周期处的第三相位码、在所述当前FSM周期处的二阶相位码、以及在所述当前...

【专利技术属性】
技术研发人员：蓝柏祥，谢正祥，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71