存储器元件及其操作方法技术

一种存储器元件及其操作方法，存储器元件包括一外围电路部分及位于外围电路上的一阵列部分。阵列部分包括一底导电层；位于底导电层上的一隔离层；位于隔离层上的一半导体基材；位于半导体基材上的一多层叠层结构；位于一第一贯穿开口的侧壁上的一通道层；一存储层。底导电层与半导体基材是通过隔离层电性绝缘。多层叠层结构包括位于半导体基材上的第一绝缘层；位于第一绝缘层上的第一导电层；位于第一绝缘层之上的多个第二绝缘层；及与第二绝缘层交错叠层的多个第二导电层。第一贯穿开口暴露半导体基材。通道层电性接触半导体基材。存储层位于通道层与第一导电层之间及通道层与第二导电层之间。第一贯穿开口穿过多层叠层结构以暴露出半导体基材。

Memory elements and their operation methods

A memory element and its operation method comprise a peripheral circuit part and an array part located on the peripheral circuit. The array part includes a bottom conductive layer; an isolation layer on the bottom conductive layer; a half conductive substrate on the isolation layer; a multilayer laminated structure on the semiconductor substrate; a channel layer on the side wall of the first through opening; and a storage layer. The bottom conductive layer and the semiconductor substrate are electrically insulated through the isolation layer. The multilayer laminated structure includes a first insulating layer on the semiconductor substrate, a first conducting layer on the first insulating layer, a plurality of second insulating layers on the first insulating layer, and a plurality of second conducting layers interleaved with the second insulating layer. The first is to expose the semiconductor substrate through the opening. Channel layer contacts semiconductor substrate electrically. The storage layer is located between the channel layer and the first conductive layer and between the channel layer and the second conductive layer. The first penetrating opening passes through the multilayer laminated structure to expose the semiconductor substrate.

【技术实现步骤摘要】
存储器元件及其操作方法
本专利技术是有关于一种非易失性存储器(Non-VolatileMemory，NVM)元件及其制作方法。特别是有关于一种垂直通道存储器元件及其操作方法。
技术介绍
非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。闪存是一种典型的非易失性存储器技术。具有垂直通道的非易失性存储器元件，例如垂直通道NAND闪存，一般包括一半导体基材；多个绝缘层和多晶硅层交错叠层在半导体基材上所形成的多层叠层结构；依序在穿过多层叠层结构的贯穿开口的侧壁上所形成的存储层(例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存储层、间隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(BE-SONOS)存储层、或电荷捕捉存储器(chargetrappingmemory))以及多晶硅通道层；以及在存储层、通道层以及多晶硅层上定义出的多个存储单元。存储单元是通过通道层与作为底部共享源极线的半导体基材电性连接。其中，底部共享源极线可用来进行非易失性存储器元件的区块擦除(blockerase)操作。然而，由于传统的非易失性存储器元件的基材可作为底部共享源极线，并具有形成于基材的掺杂区，阻值偏高。加上，掺杂区与基材之间的接合接口会产生寄生电容，不仅会增加功率消耗而且会对讯号产生干扰以及时间延迟(RCdelay)，进而降低存储器元件写入/读取操作的可靠度以及元件速度。此外，由于传统的基材可以是一硅基材，传统的非易失性存储器元件的阵列部分及外围电路部分可能以并排的方式配置于一相同平面上，如此芯片的面积仍然太大。因此，有需要提供一种垂直通道闪存元件，来解决已知技术所面临的问题。
技术实现思路
本专利技术的一个面向是有关于根据本揭露的一实施例的一种存储器元件，包括一外围电路部分及位于外围电路上的一阵列部分。阵列部分包括一底导电层；位于底导电层上的一隔离层；位于隔离层上的一半导体基材；以及位于半导体基材上的一多层叠层结构；位于一第一贯穿开口的侧壁上的一通道层；以及一存储层。底导电层与半导体基材是通过隔离层电性绝缘。多层叠层结构包括位于半导体基材上的第一绝缘层；位于第一绝缘层上的第一导电层；位于第一绝缘层之上的多个第二绝缘层；及与第二绝缘层交错叠层的多个第二导电层。第二导电层是绝缘于第一导电层。第一贯穿开口暴露半导体基材。通道层电性接触半导体基材。存储层位于通道层与第一导电层之间，以及通道层与第二导电层之间。第一贯穿开口穿过多层叠层结构以暴露出半导体基材。本专利技术的另一个面向是有关于根据本揭露的一实施例的存储器元件的操作方法。此一存储器元件的操作方法包括：依据一选定的操作模式，通过控制底导电层的电位，调整半导体基材的电特性，其中选定的操作模式为写入、读取或擦除。附图说明为了对本专利技术的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：图1绘示根据本专利技术的一实施例的存储器元件的剖面示意图。图2绘示根据本专利技术的另一实施例的存储器元件的剖面示意图。图3A绘示根据本专利技术的一实施例的存储器元件在进行读取操作时的部分放大示意图。图3B绘示根据本专利技术的一实施例的存储器元件在进行擦除操作时的部分放大示意图。【符号说明】100、200：存储器元件100a、200a：外围电路部分100b、200b：阵列部分101：介电层102：底导电层103：隔离层104：半导体基材104a：顶面107：存储层108：通道层108a：底面110：多层叠层结构110a：第一贯穿开口110b：第二贯穿开口111：第一导电层112-114：第二导电层121：第一绝缘层122-125：第二绝缘层129：间隙壁介电层130：空气间隙131：焊垫133：金属插塞134：基材连接线135：介电填充物137：存储单元138、139：内联机141：金属氧化物半导体结构143、243：底栅极连接线1041：第一阱1042：第二阱L1、L2、L3：反转层Vcc：逻辑供应电压具体实施方式本专利技术是提供一种存储器元件及其操作方法，可改善已知存储器元件芯片面积大以及底部共同源极线与底部基材所产生的电阻偏高的问题。为了对本专利技术的上述实施例及其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明。但必须注意的是，这些特定的实施案例与方法，并非用以限定本专利技术。本专利技术仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本专利技术的技术特征，并非用以限定本专利技术的权利要求范围。该
中具有通常知识者，将可根据以下说明书的描述，在不脱离本专利技术的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。图1绘示根据本专利技术的一实施例的存储器元件100的剖面示意图。存储器元件100系一种垂直通道NAND闪存元件。请参照图1，存储器元件100可包括一外围电路部分100a及一阵列部分100b。阵列部分100b配置于外围电路部分上。外围电路部分100b可包括一金属氧化物半导体结构(ComplementaryMetal-Oxide-Semiconductorstructure)141。阵列部分100a可包括一底导电层102、一隔离层103、一半导体基材104及一多层叠层结构110。隔离层103位于底导电层102上。半导体基材104位于隔离层103上。多层叠层结构110提供于半导体基材104上。介电层101可配置于底导电层102与外围电路部分100a之间。介电层101的厚度可以是0至2000埃(Angstrom，)。介电层101是选择性设置的。由于有层间介电层(ILDlayer)(亦即是介电层101)设置于外围电路部分100a上，底导电层102并不会与底部的金属氧化物半导体形成短路。底导电层102的长度可等于或大于半导体基材104的长度。亦即，底导电层102的一边缘可对齐于半导体基材104的一边缘，或者底导电层102的一边缘可对超过半导体基材104的一边缘。在本专利技术的一些实施例中，介电层101可由介电材料所制成，介电材料例如是硅氧化物、硅氮化物(siliconnitride，SiN)、硅氮氧化物(siliconoxynitride，SiON)、硅酸盐或上述的任一组合。底导电层102可由导电材料所制成，例如多晶硅、p型或n型掺杂的半导体材料、金属或上述的任一组合。隔离层103可由介电材料所制成，介电材料例如是硅氧化物、硅氮化物、硅氮氧化物、高介电常数材料(high-kmaterial)、硅酸盐或上述的任一组合。半导体基材104可由p型掺杂、n型掺杂或未掺杂的半导体材料，例如是多晶硅、锗(germanium，Ge)或其他合适的半导体材料所制成。在本实施例中，半导体基材104是由p型的轻度掺杂的多晶硅或未掺杂的多晶硅所制成。在本揭露的一些实施例中，底导电层102、隔离层103及半导体基材104可通过低压化学气相沉积(LowPressureChemicalVaporDeposition，LPCVD)工艺，制作而成。若底导电层102是多晶硅(N+或P+)，隔离层103的形成可通过氧化底导电层102以形成一氧化物层。多层叠层结构110可包括一第一本文档来自技高网...

【技术保护点】
1.一种存储器元件，包括：一外围电路部分以及一阵列部分，其中该阵列部分位于该外围电路部分上，其中该阵列部分包括：一底导电层；一隔离层，位于底导电层上；一半导体基材，位于隔离层上，其中该底导电层与该半导体基材是通过该隔离层电性绝缘；一多层叠层结构，位于半导体基材上；其中该多层叠层结构包括：一第一绝缘层，位于该半导体基材上；一第一导电层，位于该第一绝缘层上；多个第二绝缘层，位于该第一绝缘层之上；以及多个第二导电层，与这些第二绝缘层交错叠层，且这些第二导电层是绝缘于该第一导电层；一通道层，位于至少一第一贯穿开口的至少一侧壁上，且电性接触该半导体基材，其中该第一贯穿开口穿过该多层叠层结构以暴露出该半导体基材；以及一存储层，位于该通道层与该第一导电层之间，以及该通道层与这些第二导电层之间。

【技术特征摘要】
1.一种存储器元件，包括：一外围电路部分以及一阵列部分，其中该阵列部分位于该外围电路部分上，其中该阵列部分包括：一底导电层；一隔离层，位于底导电层上；一半导体基材，位于隔离层上，其中该底导电层与该半导体基材是通过该隔离层电性绝缘；一多层叠层结构，位于半导体基材上；其中该多层叠层结构包括：一第一绝缘层，位于该半导体基材上；一第一导电层，位于该第一绝缘层上；多个第二绝缘层，位于该第一绝缘层之上；以及多个第二导电层，与这些第二绝缘层交错叠层，且这些第二导电层是绝缘于该第一导电层；一通道层，位于至少一第一贯穿开口的至少一侧壁上，且电性接触该半导体基材，其中该第一贯穿开口穿过该多层叠层结构以暴露出该半导体基材；以及一存储层，位于该通道层与该第一导电层之间，以及该通道层与这些第二导电层之间。2.根据权利要求1所述的存储器元件，其中该底导电层是多晶硅、p型的半导体材料、n型掺杂的半导体材料、金属或上述的任一组合。3.根据权利要求1所述的存储器元件，其中该底导电层的厚度是介于400埃至600埃的范围中。4.根据权利要求1所述的存储器元件，其中该半导体基材是配置于该底导电层及该第一导电层之间。5.根据权利要求1所述的存储器元件，更包括：一间隙壁介电层(dielectricspacer)，位于一第二贯穿开口的至少一侧壁上，其中该第二贯穿开口穿过该多层叠层结构，将该半导体基材暴露于外；一金属插...

【专利技术属性】
技术研发人员：赖二琨，龙翔澜，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾,71